[논리회로실험] 실험8. counter

목차

1. Introduction
2. Design
3. Conclusion
4. Evaluation
5. Reference

본문내용

Introduction
이번 실험에서는 VHDL을 이용하여 Finite State Machine의 한 종류인 counter를 설계하였다. 이번에 설계한 counter는 'Binary/gray Counter'이다. 즉, Clock이 rising edge일 때마다 지정해준 모드에 맞는 count를 수행하는 counter를 설계하였다. 이번 실험에서도 통해서 asynchronous reset을 사용하면서 asynchronous reset에 대한 이해도 할 수 있었다.
Design
① Describe what your circuit does
이번에 설계할 회로는 'Counter'이다. 이번 'Counter'는 'Binary/gray Counter'이다. 각각의 'Counter'는 모드 설정을 통해 정해주게 된다. 모드가 1일 경우는 'Binary Counter'로 작동되고, 모드가 0일 경우는 'Gray Counter'로 작동된다.

<중 략>

· 모드변경을 통해 2가지 Counter를 한꺼번에 설계할 수 있다. 모드 변경에는 'case'를 사용한다.
· Asynchronous reset은 clock과 상관없이 동작된다.
· 분주회로를 통해 clock의 주기에 변화를 줄 수 있다.
· variable을 이용해서 코딩을 할 수 있다. variable은 signal과 비슷하지만 scheduling을 하지 않는다는 점에서 차이점을 보인다.
· 실제 Kit를 사용해서 설계한 회로를 시뮬레이션을 해볼 수 있다. 즉, testbench 코드가 필요 없다.

참고 자료

수업자료 - FSM+설계+1_2+_2013.pdf / 김종태 교수님
수업자료 - 보고서 양식 및 기술내용.pdf / 김종태 교수님
Digital Systems Design Using VHDL / Charles H. Roth / THOMSON