[논리회로실험] 실험9. detector

목차

1. Introduction
2. Design
3. Conclusion
4. Evaluation
5. Reference

본문내용

Introduction

이번 실험에서는 VHDL을 이용하여 Finite State Machine의 한 종류인 '유한 문자열 인식기'를 설계한다. 이번에 설계한 '유한 문자열 인식기'는 어떤 문자열이 인식되면 지정된 값을 output으로 나타내는 것이다. 즉, Clock이 rising edge일 때마다 문자열을 감지해서 정해준 문자열이 나오면 그 문자열에 지정해준 값을 출력한다. 이번 실험에서는 reset이 작동되면 처음 상태로 되돌아가게 설계해준다.

Design

① Describe what your circuit does

이번에 설계할 회로는 '유한 문자열 인식기'이다. 이번에 설계할 '유한 문자열 인식기'는 문자열 "1101"이 인식되면 '1'을 출력하고, 문자열 "11010"이 출력되면 '0'을 출력하고 그 이후에는 계속 '0'을 출력한다. 즉, "11010"을 검출해서 패턴인식을 종료하는 것이다. 따라서 뒤에 “11010” 패턴이 들어오더라도 출력값 Z에는 더 이상 1을 출력하지 않는다.

<중 략>

입력을 "110110101101" 순서대로 입력해주면 4번째 '1'과 7번째 '1'에서만 출력이 '1'이 나온다. 나머지는 전부 '0'이다. 왜냐하면 처음 "1101"을 인식하는 것이 4번째이고, 7번째에도 "1101"을 인식하 뒤 "0"이 추가되므로 그 이후에는 모두 '0'이 출력된다.

참고 자료

수업자료 - FSM+설계+1_2+_2013.pdf / 김종태 교수님
수업자료 - 12_VHDL을+이용한+FSM설계+2.pdf / 김종태 교수님
수업자료 - 보고서 양식 및 기술내용.pdf / 김종태 교수님
Digital Systems Design Using VHDL / Charles H. Roth / THOMSON