[Flowrian] 50 to 1 Frequency Divider (TTL 7456)의 Verilog 설계 및 시뮬레이션 검증

소개글

(주)시스템 센트로이드의 Flowrian으로 설계되었으며 Verilog 소스를 포함하여 Flowrian 관련 모든 데이터가 제공된다.

목차

1. 50 to 1 Frequency Divider (TTL 7456) 회로의 사양
2. 2진 카운터의 Verilog 설계 및 시뮬레이션 검증
3. 5진 카운터의 Verilog 설계 및 시뮬레이션 검증
4. 50 to 1 Frequency Divider (TTL 7456)의 Verilog 설계 및 시뮬레이션 검증

본문내용

- TTL 7456 회로는 입력된 클럭을 대 로 분주하는 주파수 분주기 회로로서 내부에 구현된 3개 카운터의 연결을 조합하면 여러 가지 비율의 주파수 분주를 구현할 수 있다.
- TTL 7456 회로에는 아래 그림과 같이 두 개의 5진 카운터와 하나의 2진 카운터가 포함되어 있다. 첫번째 5진 카운터는 독립된 회로로 구현되어 있지만 두 번째 5진 카운터의 출력은 2진 카운터로 연결되어 10진 카운터의 동작을 구현한다.

리셋 단자 일 때 리셋으로 동작하여 모든 출력 으로 리셋 된다.
클럭 단자 와 는 모두 하강에지에 동기 되어 동작하는데 클럭 단자 는 첫 번째 5진 카운터의 클럭에 입려되고, 클럭 단자clkb는 두번째 5진 카운터의 클럭에 입력된다.

<중 략>

module COUNT5 (rst, clk, q);
input rst;
input clk;
output q;
reg q;
reg [2:0] qtmp;
always @(negedge clk, posedge rst)
begin
if (rst)
begin
q <= 1'b0;
qtmp <= 3'b000;
end
else
begin
if (qtmp == 3'b100)
begin
q <= 1'b1;
qtmp <= 3'b000;
end
else if (qtmp == 3'b000)
begin

참고 자료

없음

압축파일 내 파일목록

TTL7456_v1_20140424.pdf
TTL7456_design.zip