[Flowrian] 60 to 1 Frequency Divider (TTL 7457)의 Verilog 설계 및 시뮬레이션 검증

소개글

본 문서는 TTL 7457 회로를 구성하는 6진 카운터와 5진 카운터와 2진 카운터 그리고 TTL7457 모듈을 각각 Verilog 언어로 설계하고 시뮬레이션으로 검증한다.

TTL 7457 회로의 데이터쉬트에는 게이트들로 구성된 논리회로도가 제공되지만 본 문서에서는 레지스터 전송 수준 (RTL, Register Transfer Level)에서 동일한 논리를 구현하도록 설계한다. 논리회로는 RTL 수준의 코드에서 자동으로 생성될 수 있고, Verilog 언어로 설계를 배우는 독자에게는 RTL 수준의 코드가 보다 교육적이기 때문이다.

(주)시스템 센트로이드의 Flowrian으로 설계되었으며 Verilog 소스를 포함하여 Flowrian 관련 모든 데이터가 제공된다.

목차

1. 60 to 1 Frequency Divider (TTL 7457) 회로의 사양
2. 6진 카운터의 Verilog 설계 및 시뮬레이션 검증
3. 5진 카운터의 Verilog 설계 및 시뮬레이션 검증
4. 2진 카운터의 Verilog 설계 및 시뮬레이션 검증
5. 60 to 1 Frequency Divider (TTL 7457)의 Verilog 설계 및 시뮬레이션 검증

본문내용

TTL 7457 회로는 입력된 클럭을 60 대 1로 분주하는 주파수 분주기 회로로서 내부에 구현된 3개 카운터의 연결을 조합하면 여러 가지 비율의 주파수 분주를 구현할 수 있다.

TTL 7457 회로에는 6진 카운터와 5진 카운터와 2진 카운터가 포함되어 있다. 6진 카운터는 독립된 회로로 구현되어 있지만 5진 카운터의 출력은 2진 카운터로 연결되어 10진 카운터의 동작을 구현한다.

TTL 7457 회로는 6진 카운터와 10진 카운터가 따로 사용될 수도 있고, 단자 qa를 단자 clkb에 연결하여 하나의 60진 카운터로 사용할 수 있다. 미국과 한국에서 표준으로 사용되는 60Hz 파형에서 1초를 추출하는데 사용될 수 있다.

<중 략>

3. 5진 카운터의 Verilog 설계 및 시뮬레이션 검증
- 동작 사양
5진 카운터는 입력된 클럭을 5대 1로 분주하는 회로이다.
리셋 단자 rst는 Active High 로 동작하고, 클럭 단자 clk는 하강에지에 동기 되어 동작한다.
- 입출력 단자
5진 카운터의 입출력 단자의 목록은 아래 표와 같다.

참고 자료

없음

압축파일 내 파일목록

TTL7457_v1_20140426.pdf
TTL7457_design.zip