VHDL을 이용한 digital watch 설계

소개글

VHDL수업시간에 쿼터스2라는 프로그램으로
계층구조를 사용하여 디지털시계를 설계 정리한 리포트입니다.
설계후 DE2 보드에 다운로드하여 동작까지 확인할수 있는 리포트입니다.

목차

1. 실습명
2, 실습목표
3. 이론
4. 실습과정
5. 실습결과
6. 결론
7. 고찰

본문내용

⓵ 계층구조를 사용하여 디지털시계를 VHDL로 구현하고 DE2 보드동작을 확인한다.
⓶ VHDL로 설계한 코드를 Schematic으로 변환하여 같은지 확인한다.
⓷ DE2보드에 다운로드하였을때 생기는 오작동의 원인과 해결책을 알아본다.

3 이론
⓵ 디지털 시계
디지털 시계란.. 네이버 국어사전을 보면 바늘대신 숫자로 시간을 표시한 시계라고 되어있다. 디지털 시계는 1초, 1초를 만들어 주는 1초 생성기와 그 1초를 60번세는 60진카운터로 초와 분을 세고 12번세는 12진카운터로 시간을 센다. 카운트한 시간을 왼쪽의 7-세그먼트 표시장치로 디코딩하여 숫자를 표시한다. 그 외 2x1 Mux를 이용하여 시간을 세팅할수있는 Set 모드와 평상동작모드인 Run 모드로 구분하여 구현할수 있다.

ⓐ 1초발생기
DE2에서 생성되는 CLK는 50MHz인데 이것을 1초를 주기로 갖는 파형으로 만들기 위하여 카운터를 이용한 다. 50MHz의 파형이 25000000번을 세어 출력을 1 또 다시 25000000번을세어 앞출력을 반전시킨다. 그러면 주기가 1초인 CLK가 만들어진다.

ⓑ 60진카운터
1초발생기로부터 초와 분을 센다. 세그먼트에 표시하기 위해 10의자리와 1의자리를 따로 카운트 한다. 1의자리 가 9에서 0이되는순간 10의자리에 올림을 주고 카운트 가 59에서 00이되는순간 캐리비트를 출력하여 올림을 전달한다. 0부터 59까지 카운트한다.

ⓒ 12진카운터
60진카운터와 같은방식이다. 시를 세기위한 카운터 이며 분에나오는 캐리비트를 CLK로 받으며 마지막 카 운터단이므로 캐리출력단은 없다. 1에서 12까지 카운 트한다.

참고 자료

없음