디지털실험 9 예비 플리플롭의 기능

목차

1. 실험 목적

2. 이론
1) R-S(Reset-Set) Latch와 RS Flip Flop
2) D Latch와 D Flip-flop
3) JK Flip Flop
4) Edge-triggered flip flop
5) T flip flop

3. 예비보고서 문제
1) 1. NOR게이트 2개와 2개의 저항으로 debouncing 회로를 만들어라.
2) 1. 기계적 스위치만을 사용한 경우와 기계적 스위치 다음에 debouncing 회로를연결한 경우의 출력 파형을 오실로 스코프로 비교하라
3) Latch 회로와 flip-flop 회로를 비교 설명하시오.
4) SR flip flop을 JK, D, T flip flop으로 변화시켜라.

4. 실험 준비물

5. 실험방법
1) 다음 회로를 구성하여 A, Q의 관계를 진리치표를 구성하고 래치의 기본을 설명하라. 그리고 7402를 사용하여 다음회로를 구성하고 진리치표를 작성하라.
2) 7402를 사용하여 다음회로를 구성하고 진리치표를 작성하라.
3) 다음 회로를 구성하여 R-S Q, Q'의 관계를 관찰하여 R-S 플립플롭의 동작을 설명하라.
4) 다음 회로를 구성하고 PRESET, CLEAR와 enable을 변화시켜가며 출력을 관찰하여 기록하라.
5) 다음 회로를 구성하고 진리치표를 완성하라.
6) SN7474를 이용하여 다음 각 항의 실험을 하라.
7) SN7476을 이용하여 PRESET=1, CLEAR=1로 두고 다음 진리치표를 완성하라. 이때 Ck는 push/ON, push/OFF 스위치를 사용하라.
8) <그림 9-12>의 회로에서 J와 K 입력을 +5V 단자에 연결하고, clock pulse를 인가하였을 때 출력파형을 관찰하여 파형을 도시하라.

본문내용

실험 목적
1. 래치회로의 기능을 이해하고 R-S 플립필롭의 구조와 동작원리를 이해한다.
2. D, JK 플립플롭의 동작을 이해한다.

이론
(1)R-S(Reset-Set) Latch와 RS Flip Flop
-RS flip-flop은 2개의 출력단자를 갖고 있으며, 이들 두 출력의 상태는 항상 반대이다. 입력은 출력을 set(1 상태)시키는 기능과 reset(0 상태)시키는 기능을 갖는 2개의 단자로 구성된다. RS flip-flop은 RS latch회로로 구성하는데, RS latch에서는 입력단자로 출력을 set, reset시키는 기능의 set, reset단자와 Enable단자가 추가된 RS latch도 있으며, 경우에 따라서는 preset과 clear단자가 첨가된 RS latch도 있다.

(2)D Latch와 D Flip-flop
-D latch와 D flip-flop은 단일입력(D:데이터)을 갖고 있지만 출력은 두 개다. D flip-flop은 RS flip-flop을 기본구조로하여 만들어졌다. latch와 flip-flop은 기본적인 기억소자이다. 일반적으로 pulse 지속시간에서 작동하는 flip flop을 latch라 하고, pulse transition에서 작동하는 flip flop을 register라 한다.

(3)JK Flip Flop
-JK Flip Flop은 RS flip flop과 유사하다. 다른 점은 JK flip flop의 2개 입력에 high상태가 가해지면 출력상태는 토글(toggle:상태전환)한다는 것이다.
JK flip flop에서는 입력이 모두 1일 때 출력이 toggle되는데, toggle상태에서는 race problem이 발생되므로 이러한 현상을 고려해서 만든 flip-flop이 바로 M(master)/S(slave) flip flop이다.

참고 자료

없음