실험3 전자통신기초실험 결과보고서 16. 공통 소스 JFET 증폭기, 17. 공통 드레인 증폭기

목차

1. 공통 소스 JFET 증폭기
2. PSPICE 시뮬레이션값과 비교
3. 공통 드레인 증폭기

본문내용

<그림 16-5의 회로도> <입력전압과 출력전압의 파형>
위의 회로도는 교재의 회로를 P-Spice로 시뮬레이션을 해본결과이다. <입력전압과 출력전압의 파형>의 그림에서는 아래의 파형이 입력전압의 파형이고 위의 파형이 출력전압의 파형이다. 교재에 나와 있는 것처럼 입력파형은 1kHz,~100mV _{ P-P}를 사용하였고, 시뮬상에서는 amplitude의 값을 50m로 함으로써 100mV _{ P-P}를 맞춰주었다. 시뮬레이션 결과 이론상으로 알고 있던 것처럼 입력파형과 출력파형이 180°의 위상차를 보이는 것을 볼 수 있다. 또한 출력 전압 V_{ D}의 값인 약 8.2V(8.184V)근처에서 출력파형이 전압이득의 값인 약 12.25배 만큼 증폭되어 나타나는 것을 확인할 수 있다.

<중 략>

먼저 이론적으로 설명을 하면 소스 공통 접속과는 달리 드레인 공통 접속은 부하 저항이 소스 회로에 연결되고, 출력이 소스로부터 얻어지므로 이 회로의 출력 특성은 극적으로 달라진다. 출력 임피던스는 비교적 낮고, 전압 이득은 1 보다 작다. 전압 증폭이 요구되는 곳에서는 이런 구성 방법이 소용되지 않는다. 그러나 낮은 출력 임피던스가 이 회로를 응용에서 유용하게 만드는 요인이 된다. 이런 증폭기 구성은 소스 팔로워라고 종종 불린다. 입력 신호는 결합 커패시터를 통해서 게이트에 공급되고 출력은 소스 단자에서 얻는다. JFET 공통 드레인 증폭기 회로에서 입력신호가 부하에 전달되는 전압이 트랜지스터 공통 콜렉터 회로보다 훨씬 작은 것을 관찰 할 수 있었다.

참고 자료

위키백과 http://en.wikipedia.org/wiki/Jfet JFET 검색
도서출판 상학당. 전자․통신기초실험. 이병기저 pp269~286