아주대 OOO 교수님 논리회로 과제 4비트 9의 보수 회로
- 최초 등록일
- 2015.03.12
- 최종 저작일
- 2014.12
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목차
1. 개요
2. 이론
3. 설계
4. 결론 및 고찰
본문내용
1. 개요
- 입력에 따른 D3D2D1D0의 진리표를 작성해서 D3D2D1D0를 SOP로 Minimal Sum을 만든다
- 한 자리 십진수이므로 십진수 9까지만 입력이 유효하다고 보고 십진수 10부터 입력을 받으면 출력을 Don't care로 나타낸다.
- Input : (가 MSB)
- Output : (가 MSB)
2. 이론
- 보수(Complement) : 반대로 세어 가는 수. 밑수 n의 보수란, 주어진 수치의 각 자리의 값을 n-1에서 뺄셈하고 그 결과의 최하위 자리에 1을 더하여 구하는 수치이다. 10진수의 100까지의 수로 생각하면 25라는 수치는 1의 쪽에서 세어 가면 25번째의 수이지만, 반대로 100에서 세면 75번째의 수가 된다. 계산하여 구하면 25의 각 자리의 수치를 n-1(=99)에서 뺄셈하면 74가 되어 최하값의 자리에 1을 더하면 75가 된다. 컴퓨터로 뺄셈을 할 경우, 실제로는 보수를 사용한 덧셈(보수 덧셈)을 하고 있다.
- SOP(Sum of Product) : 불 함수를 표시하는 방식. 표준형이라고 한다. 정규형과 달리 논리곱을 표시하기 위해 필요한 변수만을 사용한다. 예를 들어, F(A, B)=A1B+AB로 표시되는 정규형은 불 대수의 공리를 이용하여 표준형으로 바꾸어 표시하면 F(A, B)=B이다.
<중략>
<VHDL 소스코드>
Library ieee;
Use ieee.std_logic_1164.all;
Entity report1 is
port( D3, D2, D1, D0 : in std_logic;
Q3, Q2, Q1, Q0 : out std_logic );
end report1;
Architecture dataflow of report1 is
begin
Q3 <= ((not D3) and (not D2) and (not D1));
Q2 <= ((not D1) and D2) or ((not D2) and D1);
Q1 <= (D1);
Q0 <= (not D0);
참고 자료
없음
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VHDL과제 Code/report1.vhd
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VHDL과제 Code/report1_tb.mpf
VHDL과제 Code/report1_tb.vhd
VHDL과제 Code/report1_tb.vhd.bak
VHDL과제 Code/vsim.wlf
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VHDL과제 Code/work파일들/_vmake
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VHDL과제 Code/work파일들/report1/_primary.dbs
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VHDL과제 Code/work파일들/report1/dataflow.dbs
VHDL과제 Code/work파일들/report1/dataflow.prw
VHDL과제 Code/work파일들/report1/dataflow.psm
VHDL과제 Code/work파일들/report1_tb/_primary.dat
VHDL과제 Code/work파일들/report1_tb/_primary.dbs
VHDL과제 Code/work파일들/report1_tb/tb_architecture.dat
VHDL과제 Code/work파일들/report1_tb/tb_architecture.dbs
VHDL과제 Code/work파일들/report1_tb/tb_architecture.prw
VHDL과제 Code/work파일들/report1_tb/tb_architecture.psm
VHDL과제 Code/work파일들/testbench_for_report1/_primary.dat
VHDL과제 Code/work파일들/testbench_for_report1/_primary.dbs
VHDL과제 Code/work파일들/testbench_for_report1/_vhdl.prw
VHDL과제 Code/work파일들/testbench_for_report1/_vhdl.psm
2014-2 논리회로 프로젝트.hwp