VerilogHDL 가산기 정의와 카르노맵, 논리회로, TB 시물레이션,파형분석과 고찰

목차

I. VerilogHDL Coding Examples

II. VerilogHDL Coding Examples
1. 1bit full Adder Module & TB
2. 4bit full Adder Module & TB
3. 2 to 1 Multiplexer Module & TB
4. 4 to 1 Multiplexer Module & TB
5. 2 to 4 Binary Decoder Module & TB
6. 4bit Comparator Module & TB
7. BCD to 7 Segment Decoder Module & TB

본문내용

# [Full Adder]
1. Full Adder(전가산기) 이론
컴퓨터 내부에서 여러 비트로 된 두 수를 더할 때는 두 비트에서 더해진 결과인 캐리는 더 높은 자리의 두 비트의 덧셈에 추가되어 더해진다. 이때, 아래 자릿수에서 발생한 캐리까지 포함하여 세 비트를 더하는 논리회로를 전가산기라 한다. 전가산기는 3개의 입력을 갖는다.

<중 략>

1. 이론
복수개의 입력 신호로부터 특정 조건에 의해 입력 신호를 한 개만 선택할 때 사용하는 것이 멀티플렉서 이다. 멀티플렉서의 반대의 목적으로 사용하는 것이 DeMUX이다.

멀티플렉서는 n개의 선택선의 조합에 의해 선택된 2^n 개의 입력선 중에서 하나를 선택하여 출력선에 연결시켜 주는 회로이며, 여러 개의 회로가 단일 회선을 공동으로 이용하여 신호를 전송하는데 사용한다.

<중 략>

1. 이론
디코더는 인코더와 정반대 기능을 수행하며, n비트의 2진 코드 입력에 의해 최대 2^n개의 출력이 나오므로 가능한 2진 입력의 조합만큼 출력을 가진다.
디코더는 인코더가 한 일 암호화 또는 컴퓨터가 인식할 수 있는 것을 해독해서 사람이 읽을 수 있게 바꾸는 해독기 역할을 한다.

참고 자료

없음