디지털 로직 실험 JK 플립플롭 (J-K Flip-flop)

목차

1. 실험 목표
2. 사용 부품
3. 이론 요약
4. 데이터 및 관찰 내용
5. 평가 및 복습 문제

본문내용

D 플립플롭은 동작 상태의 클럭 에지(edge)에서만 출력이 변하는 에지-트리거(edge-triggered) 소자이며, 단지 1을 저장하는 세트(set)와 0을 저장하는 리셋(reset)만 존재하여 여러 응용에 제한을 받는다. 또한 D 플립플롭은 클럭 펄스를 제거하지 않으면 래치로 사용될 수 없다는 것도 이 소자를 사용하는 응용에서 제한 요소로 작용한다. S-R 플립플롭을 래치로 사용할 수 있으나 입력 조건 중 ‘S=1’과 ‘R=1’은 허용되지 않는다. 이런 문제들에 대한 해답으로 J-K 플립플롭을 사용하면 되는데, J-K 플립플롭은 기본적으로 S-R 플립플롭의 무효 출력상태를 토글(toggle)이라는 새 모드로 대체함으로써 부가적인 논리를 갖는 클럭 입력 S-R 플립플롭이다. 토글은 플립플롭이 현재 상태와 반대되는 상태로 변경되는 것이다.

<중 략>

동기는 기준이 되는 신호에 맞추어서 동작을 하고, 비동기는 신호의 값을 주면 그 때 동작을 한다. 플립플롭에서 입력의 변화는 CLK(클럭)에 동기되어 출력에 반영되는데, 예를 들면 클럭의 하강엣지(HIGH에서 LOW)에서 트리거되는 플립플롭의 경우 입력이 변해도 곧바로 출력에 반영되는 것이 아닌 클럭의 하강엣지에서의 입력 값이 출력에 반영된다.우리가 실험했던 J-K 플립플롭은 Preset(프리셋)과 Clear(클리어) 입력을 가지는데 프리셋과 클리어는 클럭과 상관없이 플립플롭을 즉시 특정상태로 출력되도록 한다. 따라서 클럭과 무관한 이들 입력을 비동기 입력이라고 한다. 즉, 클럭과 데이터 입력 핀 모두가 무시되는 최우선 순위가 된다.

<중 략>

J-K 플립플롭을 클럭 신호와 무관하게 비동기적으로 구성하려면 1번 문제에서 언급했듯이, 비동기 입력인 Preset(프리셋)과 Clear(클리어)에 입력 신호를 주면 된다. 클럭과 데이터 입력과 관계없이 플립플롭을 즉시 특정상태로 출력하는 비동기적 구성이 된다.

참고 자료

없음