VLSI 설계 및 프로젝트 실습 (인하대학교 전자공학과) CMOS Inverter Layout Simulation 결과 보고서

소개글

2015년도 VLSI 설계 및 프로젝트 실습 과목의 CMOS Inverter Layout Simulation 결과 보고서입니다.

매 보고서마다 정말 많은 시간을 들여 작성했습니다.

목차

1. 실험목표
2. 실험과정
3. Inverter Layout
4. NETLIST 작성 및 추출
5. HSPICE 시뮬레이션 결과
6. 시뮬레이션 결과 비교
7. 고찰

본문내용

1. 실험목표
이번 실험의 목표는 Magic Tool을 이용하여 CMOS Inverter의 Layout을 그려보고 Layout에서 기생소자를 추출하여 기생소자를 포함한 NETLIST와 직접 작성한 NETLIST를 HSPICE로 시뮬레이션하여 그 결과를 비교하는 것이다.

2. 실험과정
이번 실험은 크게 아래와 같은 단계로 진행되었다.
① 회로 설계 (NETLIST 직접 작성)
② HSPICE로 시뮬레이션
③ Magic tool을 이용한 Layout 생성
④ Layout을 추출하여 기생 소자 추출
⑤ Layout을 추출하여 얻은 NETLIST를 HSPICE로 시뮬레이션
⑥ 두 시뮬레이션의 결과 비교
HSPICE 시뮬레이션을 하는데 있어서 처음에 주기가 1ns인 펄스 신호를 인가하여 시뮬레이션하였고, 두번째로 주기가 10ns인 펄스 신호를 인가하여 시뮬레이션하였다. (총 4회의 시뮬레이션 실행)

<중략>

5. 시뮬레이션 결과 비교
이번 실험에서는 총 4개의 NETLIST를 HSPICE로 시뮬레이션하였다.
우선 처음 시뮬레이션한 것은 직접 손으로 작성한 NETLIST였는데, 이 때 입력신호의 주기를 1ns로 하여 인가하였다.
직접 작성한 NETLIST에는 MOSFET 외에 다른 소자들을 추가하지 않았기 때문에 MOSFET의 응답속도가 빠른 Inverter의 파형을 확인할 수 있었다. 반면 Layout을 추출한 기생소자를 고려한 NETLIST는 주기 1ns의 신호를 인가하였을 때, Inverter의 파형이 나오지 않았다. 하지만 입력신호가 Vdd였을 때는 감소하고, 입력신호가 0이었을 때는 증가하는 주기적인 신호의 파형이 관찰되었다. 이러한 현상이 나타나는 것을 보아 트랜지스터가 완전히 충전, 방전되기 전에 입력 신호에 변화가 생겼다고 추측할 수 있었다.
이에 입력신호의 주기를 10배 증가시켜 10ns를 인가하여 다시 시뮬레이션을 실행하였다.
직접 작성한 NETLIST의 시뮬레이션 결과는 1ns때와는 크게 다르지 않았다. 하지만, Layout을 추출한 기생소자를 고려한 NETLIST의 시뮬레이션 결과는 1ns때와는 달리 Inverter의 파형이 관찰되었다.

참고 자료

없음