VLSI 설계 및 프로젝트 실습 (인하대학교 전자공학과) CMOS NAND,NOR Layout Simulation 결과 보고서
- 최초 등록일
- 2015.09.30
- 최종 저작일
- 2015.04
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소개글
2015년도 VLSI 설계 및 프로젝트 실습 과목의 CMOS NAND, NOR Layout Simulation 결과 보고서입니다.
매 보고서마다 정말 많은 시간을 들여 작성했습니다.
목차
1. 실험목표
2. 실험과정
3. NAND와 NOR의 회로도
4. NAND Layout과 NOR Layout
5. Layout 작성 시 채널의 길이와 폭
6. NETLIST 작성 및 추출
7. HSPICE 시뮬레이션 결과
8. 시뮬레이션 결과 비교
9. 고찰
본문내용
1. 실험목표
이번 실험의 목표는 Magic Tool을 이용하여 CMOS NAND회로와 NOR회로의 Layout을 그려보고 Layout에서 기생소자를 추출하여 기생소자를 포함한 NETLIST와 직접 작성한 NETLIST를 HSPICE로 시뮬레이션하여 그 결과를 비교하는 것이다.
2. 실험과정
이번 실험은 크게 아래와 같은 단계로 진행되었다.
① 회로 설계 (NETLIST 직접 작성)
② HSPICE로 시뮬레이션
③ Magic tool을 이용한 Layout 생성
④ Layout을 추출하여 기생 소자 추출
⑤ Layout을 추출하여 얻은 NETLIST를 HSPICE로 시뮬레이션
⑥ 두 시뮬레이션의 결과 비교
HSPICE 시뮬레이션을 하는데 있어서 처음에 주기가 5ns인 펄스 신호를 인가하여 시뮬레이션하였고, 두번째로 주기가 15ns인 펄스 신호를 인가하여 시뮬레이션하였다. (총 8회의 시뮬레이션 실행)
<중략>
5. Layout 작성 시 채널의 길이와 폭
NAND와 NOR의 Layout을 그릴 때 채널길이와 폭을 임의로 결정한 것이 아니라 수식으로 결정하였다. 이는 PMOS와 NMOS에서의 주요 캐리어 이동속도와(Kn이 Kp의 약 두배정도), 각 GATE의 연결방식(직렬연결방식과 병렬연결방식)에 따라서 PMOS쪽과 NMOS쪽의 저항이 결정되는데, 양쪽의 저항을 같게 맞추기 위함이다.
NAND의 경우에는 PMOS는 병렬연결, NMOS는 직렬연결을 취하고 있는데, 이 때 PMOS 1개의 저항을 R이라 하면, PMOS쪽은 병렬연결로써 전류가 통할 때 두 개의 MOSFET 중 하나로만 통하면 되므로 1개의 저항 R만 지나면 된다. 반면 NMOS쪽은 직렬연결로써 두 개의 MOSFET을 모두 통과해야 하는데 이 때, 각 MOSFET의 저항을 R/2로 맞추어 주어야 NMOS쪽의 저항이 R이 된다.
NOR의 경우에는 PMOS는 직렬연결, NMOS는 병렬연결을 취하고 있다. 이 때 PMOS 1개의 저항을 R이라 하면, PMOS쪽은 직렬연결로써 전류가 통할 때 두 개의 MOSFET을 모두 통해야 하므로2개의 저항 R을 지나 총 저항은 2R이 된다.
참고 자료
없음