전자회로실험(연산 증폭기의 비이상적 특성-예비)

목차

1. 실험 목적
2. 이론
3. 사용 장비 및 부품
4. 실험 방법
5. 예비 보고 사항

본문내용

1. 실험 목적
우리가 사용하는 연산 증폭기는 이상적인 특성에서 약간 벗어나게 된다. 이상적인 연산 증폭기에서는 두 입력 전압이 같을 때 출력 전압이 0이 되어야 하지만 정확히 0이 되지 않는다. 입력에 흘러가는 전류도 마찬가지로 매우 작지만 0은 아니다. 이번 실험을 통하여 연산 증폭기의 비이상적 특성을 확인하고 이러한 비이상적 특성을 최소화 하는 방법을 이해한다.

2. 이론
2.1 입력 옵셋 전압
이상적인 연산 증폭기에서는 두 입력 사이의 전압차가 0 이면 출력도 0이어야 하나 실제 연산 증폭기에서는 증폭기 내부에 있는 차동 입력 단의 비 대칭성으로 인하여 출력 전압이 0이 되지 않는다. 이와 같은 상황에서 출력이 0 일 때 입력단자 간에 남은 등가적인 직류 전압을 입력 오프셋 전압이라 하고 보통은 수 mV 이내이다.

2.2 입력 바이어스 전류 및 옵셋 전류
입력단자에 유입 또는 유출하는 직류전류를 입력 바이어스 전류라 하고 두 개의 입력단자에 입력되는 바이어스 전류차의 절대값을 옵셋 전류라 한다.

참고 자료

없음