아주대 전자회로실험 예비보고서 7.Output Stage

목차

1. 실험제목
2. 실험목적
3. 실험을 위한 이론
4. Pspice simulation
1) Class A Output Stage 검증

본문내용

출력단의 목적은 증폭기에 작은 출력저항을 제공하는 것이다. 즉, 출력단은 IC에서 쓸데없이 큰 전력을 보소하지 않으면서, 비교적 큰 부하전류를 공급할 수 있어야 한다. 직접도가 높아 질수록 효율적인 Output stage를 고려하는 것은 필수사항이다. 참고로 uA741의 경우 Class AB output stage의 효과적인 출력단을 사용한다.

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삼각파형을 인가하자, 내부저항으로 가정한 R1을 지난 node A나 입력 node S, 출력값인 node B에서 비슷한 모양의 파형이 검출 되었다. 이는 peak-to-peak voltage가 거의 비슷하다는 것으로 gain이 거의 1에 가까울 것으로 예상할 수 있다. 실제 Simulation을 통해 gain을 구해보면, 예상 한 바와 같이 구한 이득은 거의 1이 나왔다. 이는, 에미터 팔로워의 전달특성으로 합당하다. 하지만 우리가 주목할 것은, 입력이 +임에도 불구하고 (0.1Vp-p) 출력이 마이너스 값이 나오는 이상한 결과가 나온 것이다. 이는 Class A 출력단의 특성으로서 설명된다.

<중 략>

문제에서, 입력과 출력의 Peak 값을 구하라 하였으므로, Pspice simulation의 DC Sweep을 이용하여, 입출력 관계를 측정하고, 그 결과로서 그래프를 그려보면 왼쪽의 첨부한 그림과 같다. 왼쪽의 그림은 회로의 입력전압의 변화에 대한 출력전압의 그래프와 이 모습을 상대적으로 비교해 보기 위해서 기울기 1을 갖는 전압 - 전압 그래프의 모습을 그린 모습이다. 입력이 어느 정도 일정하게 증가하면, 출력이 Saturation 되는 것을 볼 수있다.

<중 략>

삼각파형을 인가하자, 입력 S와 A가 완전히 겹쳐지는 모습을 볼 수 있다. 이는 앞에서의 Class-A와는 달리 입력이 0일 때, 트랜지스터가 모두 차단되어서 약간의 신호도 도통되지 않아서, S단과 A단이 같은 신호를 나타내는 것을 말한다. 또한, 동시에 세 가지 node에서의 전압을 살펴보자, 출력단인 node B는 상대적으로 매

참고 자료

없음