VHDL 디지털 시계

목차

1. 디지털 시계
1) 목적
2) 디지털 시계에 대한 설명

2. 스톱워치
1) 스톱워치에 대한 설명

3. 소스

본문내용

1)디지털시계

●목적
· MODE SWITCH의 동작에 대하여 공부한다.
· Debounce 회로의 동작에 대하여 공부한다.
· 시계 조정 회로의 동작에 대하여 공부한다.
· Timebase signal generator circuits(general form)에 대하여 공부한다.
· General integer to 7-segment output에 대하여 공부한다.

- watch 모드와 stopwatch 모드의 동작 설명 -
●설명
기본적인 디지털 시계를 설계하고 이를 이용한 시간 조정이 가능한 control circuits 블록을 설계하도록 한다. EDA_Lab3000 실습 키트를 가지고 디지털시계의 동작을 확인하도록 한다. 이 디지털 시계는 stopwatch의 입력 신호인 1/100 sec 신호를 1sec 신호로 입력시키고 60진수 계수기로 변화시키면 기본적으로 동작되는 디지털시계를 만들 수 있다. 디지털시계의 블록 다이아그램은 stopwatch의 블록 다이아그램과 대동소이하다. 회로적으로 차이가 나는 곳은 제어 회로 블록일 것이다. 이는 stopwatch는 start 신호와 함께 ‘0’부터 시작해야 하나, 시계는 현재의 시간을 사용자가 직접조정이 가능해야 하는 시간 조정 기능이 필요함으로 발생되는 회로적인 문제일 것이다. 각 블록에 대한 설명은 다음과 같다.


- 디지털 시계에 대한 설명 -
■ time base signal generator circuits
이 블록은 1 sec, 0.01 sec, 1ms 신호를 발생하는 회로로 디지털시계의 시간 기준 신호를 발생시키는 회로이다. 1sec는 시계를 위한 기본 시간 신호이고, 0.01sec stopwatch를 위한 기본 시간 신호이다. 1 ms 신호는 스위치의 bounce를 제거하는 debounce 회로의 clk으로 입력하도록 하는 신호이다. 그리고 7-segment 출력을 위한 clk으로도 사용한다.

■ second counter 블록
이 블록은 1sec 신호를 받아서 0~59 sec를 계수하는 회로이다.

참고 자료

없음