아주대학교 논리회로 실험 설계 예비보고서

목차

1. 설계 목표

2. 동작 조건

3. 동작 설명 및 알고리즘

4. 1차 설계 및 분석
(1) Clock dividing part
(2) 7-segment power control part
(3) Segment clock counting part
(4) Segment output control part
(5) Switch part
(6) 총 설계 회로

5. 예상 결과 & 미작동 시 대처

본문내용

1. 설계 목표
- FPGA를 사용하여 자유 주제로서 스톱워치를 설계한다.
(기본의 심화 과제인 start/stop의 기능과 up-down counting 대신에 start/stop과 lap/reset의 기능을 부여한다)
- 입력 : start/stop, rap/reset 버튼 2개(key0와 key1)로 구성
- 출력 : 7segment를 5개를 사용하여 분, 초, 초/10 등으로 구성한다.

2. 동작 조건
(1) 초기에 상태에서 start/stop의 key0을 누르면 시간이 흘러가는 것이 출력된다.
(2) 앞선 1의 상태에서 start/stop의 key0을 한 번 더 누르면 시간이 멈춘다.
(3) 2번의 상태에서 reset/lap 버튼을 누르면 0으로 출력 값이 초기화 된다.
(4) 1번의 상태에서 reset/lap 버튼을 누르게 되면 누른 순간의 시간이 표시되는(lap)의 기능을 하면서, 내부적으로는 계속 시간이 경과한다.
(5) 4번의 상태에서 reset/lap의 key1버튼을 다시 누르면 경과하던 시간이 다시 표시가 된다.
(6) 4번 상태에서 start/stop의 key0의 버튼을 누르면 내부적으로 경과하던 시간이 멈춘다.

<중략>

Board상에 존재하는 두 Key switch를 이용하여 일반적인 Stopwatch를 구성해야 한다.
switch0(key0)은 START/STOP 역할을, switch1(key1)은 RESET/LAP역할을 부여한다.
Stopwatch에 전원을 주면 최초상태는 어떤 clock signal도 count되지 않는 00분00.0초로 시작한다.
switch0 START/STOP을 누르면 count되기 시작하며, 도중에 switch1 RESET/LAP을 누를 경우 그 때의 시간이 고정된다.
내부 Clock은 count되고 있으므로 다시 swtich1을 누르면 7-segment 표시 시간이 갱신된다.
switch0을 누르면 count를 중지하며, switch1 RESET/LAP을 누르면 count된 clock이 모두 초기화된다.
이 과정은 아래와 같은 알고리즘으로 표시하였다.

참고 자료

없음