아주대학교 논리회로실험 설계 에비보고서
- 최초 등록일
- 2016.06.16
- 최종 저작일
- 2014.09
- 6페이지/
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목차
1. 실험 목적
2. 작동 원리 설명
3. 실험 준비물 & DataSheet
본문내용
실험 목적
- FPGA를 이용하여 Up – Down Counter를 설계한다.
작동 원리 설명
1. 기능 설명
- 보드의 Key0,1을 이용하여 시작/정지(Key0), Up/Down(Key1) 버튼을 구성한다.
- 각각의 세그먼트는 만, 천, 백, 십, 일의 자리를 표시한다.
- 기준 clk은 100Hz로 Divide하여 사용한다.
- 프로그램 시작 시 00000에서 key0 신호를 받아 99999까지 up-counting을 시작한다.
- Up-counting 중 Key1 신호를 받으면 현재 상태에서 99999까지 남은 숫자를 down-counting으로 전환한다.
- 동작 중 key0 신호를 받으면 현재 상태에서 정지한다.
2. Part별 설계 회로 분석
[Switch Part] : Start/Stop 버튼
오른쪽의 회로에서 각각의 두 버튼에 JK플립플롭을 사용하였다. JK플립플롭은 SR플립플롭에서 정의되지 않은 S와R이 ‘11’상황을 Toggle 기능으로 활용하였는데, 이는 다음과 같은 원리로 본 회로에서 동작한다. 먼저, 각각의 JK플립플롭의 J와 K 모두 VCC에 연결이 되어있다. 즉, 클럭이 rising edge일 때 이전 값의 Toggle된 값을 출력하게 되는데, 이로부터 해당 되는 버튼을 누를 때 클럭에 변화가 생겨 Toggle된 값을 전달함을 알 수 있다. 따라서 switch의 역할이 가능하다.
[Clock Dividing Part] : 높은 클럭을 초단위로 사용할 수 있게 만들어줌
2진 counter와 5진 counter를 내장한 IC인 7490을 사용하여 지나치게 높은 5Mhz Clock을 초단위로 사용할 수 있게 묶어준다. 좌 하단 입력단자로 Clock signal을 최초로 받는다. 5진 counter를 만들기 위해 7490의 출력 QA를 입력 Clock B로 바로 연결한다. 10진 counter를 만들기 위해 출력 QA를 Clock B로 연결하되, 출력단자 QA와 QD를 AND gate로 묶어주어 10까지 셀 수 있도록 해둔다.
참고 자료
없음