아주대학교 논리회로 HDL프로젝트 100점만점보고서 상세설명 + CODE포함

소개글

아주대 논리회로 VHDL 프로젝트 보고서입니다.
만점 받은 보고서 이구요, 설명 잘 되어있어 이해하시는데 어려움 없을 것입니다.

목차

1. Project 개요
2. 설계 과정
3. 코드 구현 설명
4. 시뮬레이션 결과 및 분석
5. 고찰

본문내용

#. Project 개요
 VHDL 2nd Project는 Seven Segment Decoder를 VDHL로 구현하는 것이다.
 7 Segment란 Segment 방식의 숫자 표시 소자로서 최대 7개의 Segment로 숫자를 표시하는 방식을 의미한다.
 7 Segment 표시 방식을 바탕으로 8bit의 입력 Code에 대해 Seven Segment 방식으로 14ibt의 출력 Code를 나타내는 Decoder를 설계한다.
 Segment의 LED 순서는 modulo(학번/67)값으로 결정한다.
 modulo(201122145/67) = 4 (201122145를 67로 나누었을 때의 나머지)
 기존 7segment의 일반적인 순서인 0을 4로 시작하여 우측 그림과 같이 Segment의 LED 순서를 기준으로 한다.
 7 Segment의 표현 방법은 아래와 같이 정의한다.

참고 자료

없음