[VHDL] 자동차 과속 경보 장치의 설계 using VHDL

목차

Abstract

제 1 장 서 론

제 2 장 블록별 설계 작업
2.1. Set_pulse 블록
2.2. Reset_pul 블록
2.3. freq_ctrl 블록
2.4 Div 블록
2.5. start_trig 블록
2.6 clkdiv 블록
2.7. Countpart 블록
2.8 Latchpart 블록
2.9 mux_seg 블록
2.10. Seg_Cnt 블록
2.11 dis_ctrl 블록
2.12 sel_dec 블록
2.13. comparator 블록
2.14. sound_gen 블록

제 3 장 각 모듈의 합성

제 4 장 실 물 도

제 5 장 참 고 문 헌

본문내용

Abstract
자동차 과속 경보장치는 자동차의 점화 플러그에서 주기적으로 발생하는 신호를 이용하여 자동차의 현재 속도를 측정한 후에, 현재 속도가 기준 속도를 초과할 경우 경보음을 발생시키는 기능을 수행한다.

제 1 장 서 론
여기서 설계하는 자동차 과속 경보 장치의 동작 원리는 다음과 같다.
1. 자동차의 점화 플러그에서 자동차의 엔진이 회전할 때마다 주기적인 신호가 발생된다. 자동차 엔진에서 발생되는 신호는 함수 발생기를 사용하여 구형파 신호를 입력신호로 입력한다.
2. 입력 신호가 주파수 증배 회로의 플립플롭에 공급되면 주파수 증배 장치로부터 자동차 속도 정보를 갖고 있는 계수 클록이 출력된다. 이 계수 클록은 별도의 클록 발생 회로에서 공급된다.
3. 주파수 증배 장치에서 출력된 계수 클록은 288분주 회로에 의해 분주되며 288분주 회로의 출력 신호 하강에지에서 주파수 증배 회로의 플립플롭이 리셋되어 계수 클록의 출력이 중단된다.
4. 주파수 증배 장치에서 출력된 계수 클록은 1초 동안 자동차 속도 측정 장치에서 계수된다. 계수된 결과는 결과 래치에 일시적으로 저장된다.
5. 저장된 계수 결과는 비교기와 표시기에 동시에 공급되며 표시기에는 현재의 자동차 속도가 표시된다.
6. 비교기에서는 현재의 자동차 속도와 미리 설정한 기준 속도를 비교하여 기준 속도 이상이 되면 비교기가 작동되어 경보음을 발생시키도록 설계한다.

참고 자료

1. 프로그램 논리소자를 위한 VHDL – Kevin Skahill – Addison Wesley
2. VHDL 설계를 이용한 디지털 논리 – Stephen Brown – Mc Graw Hill
3. Altera Max+Plus 를 사용한 디지털 논리 설계의 기초와 활용
- 이승호, 박용수 – 복두 출판사
4. www.coy.pe.kr
5. www.altera.com’