[Flowrian2] SystemVerilog 문법 및 실습 - Literals

소개글

본 문서는 SystemVerilog 언어에서 가장 기초가 되는 Literals 문법에 대해 설명하고 예제 코드를 제공한다.
각 코드는 시뮬레이션에 의해 검증되었고 문법과 같이 동작함을 증명하였다.

(주)시스템 센트로이드의 Flowrian2와 Mentor Graphics 사의 Questa 시뮬레이터를 이용하여 검증하였다.

목차

1. Literal Values
2. Lab : Integer and Logic Literals
3. Lab : Real Literals
4. Lab : Time Literals
5. Lab : String Literals
6. Lab : Array Literals
7. Lab : Structure Literals

본문내용

목차에 나열된 바와 같이 SystemVerilog 언어가 제공하는 각종 Literal과 관련 메소드의 형식과 동작을 설명한 후에 각 데이터 타입과 관련된 기능을 검증할 수 있도록 SystemVerilog 코드와 시뮬레이션 결과를 제공한다.

SystemVerilog 언어 문법을 익히려는 초보자에게 유용한 정보를 제공한다.

참고 자료

1. Stuart Sutherland, Simon Davidmann, Peter Flake, "SystemVerilog for Design”, Springer.

2. Chris Spear, "SystemVerilog for Verification”, Springer.

3. International Standard IEEE1800, “Standard for SystemVerilog ? Unified Hardware Design, Specification, and Verification Language”, IEC.