A+ 디지털 시스템 실험 Simple Computer – Data Path <10주차 결과보고서>
- 최초 등록일
- 2017.07.05
- 최종 저작일
- 2016.11
- 9페이지/
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목차
1. 실험제목
2. 실험목표
3. 실험결과
4. 토의
본문내용
실험제목
Simple Computer – Data Path
실험목표
① 컴퓨터 시스템의 기본적인 구조를 이해한다.
② DATAPATH를 설계 및 구현하고 검증한다.
<중 략>
토의
이번 실험은 Simple Computer의 Microoperation을 수행하기 위한 Data Path를 설계해 보는 실험이었다. Data Path는 데이터를 저장하기 위한 Register File, Microoperation을 수행하는 Function Unit으로 구성되는데, Register File은 9주차 실험에서 RAM을 설계했던 것을 응용할 수 있었다. Verilog 코드는 다음과 같다.
module RegisterFile(CLK, Ddata,
Write, Daddr, Aaddr, Baddr, Adata,
Bdata, Reg0,Reg1,Reg2,Reg3);
input CLK,Write;
input [3:0] Ddata;
input [1:0] Daddr, Aaddr, Baddr;
output reg [3:0] Reg0, Reg1, Reg2, Reg3;
output reg [3:0] Adata,Bdata;
always @(posedge CLK) begin
if (Write)
case (Daddr)
0: begin
Reg0 <= Ddata;
end
1: begin
Reg1 <= Ddata;
end
2: begin
Reg2 <= Ddata;
end
3: begin
Reg3 <= Ddata;
end
endcase
end
always @(*) begin
case (Aaddr)
0: Adata<=Reg0;
1: Adata<=Reg1;
2: Adata<=Reg2;
3: Adata<=Reg3;
endcase
case (Baddr)
0: Bdata<=Reg0;
1: Bdata<=Reg1;
2: Bdata<=Reg2;
3: Bdata<=Reg3;
endcase
end
참고 자료
없음