[Flowrian2] SystemVerilog 문법 및 실습 (Processes)

소개글

본 문서는 SystemVerilog 언어에서 사용하는 프로세스에 대해 설명하고 예제 코드를 제공한다.

각 코드는 시뮬레이션에 의해 검증되었고 문법과 같이 동작함을 증명하였다.

(주)시스템 센트로이드의 Flowrian2와 Mentor Graphics 사의 Questa 시뮬레이터를 이용하여 검증하였다.

목차

1. Processes
2. Lab : Combinational Logic
3. Lab : Latched Logic
4. Lab : Sequential Logic
5. Lab : fork-join Statement
6. Lab : fork-join_any Statement
7. Lab : fork-join_none Statement
8. Lab : wait fork Statement
9. Lab : Disable fork Statement

본문내용

1. Processes
always_comb 구문은 조합논리회로를 구현하는데 always 구문과 아래와 같은 차이점 이 있다. 
- 감응 목록은 사용자가 정의하지 않고 시스템이 자동으로 추출한다.
- 대입문 왼편에 사용된 변수는 다른 process 구문에서 쓰기에 사용될 수 없다. 
-시뮬레이션 시간 0 에 모든 initial 과 always 구문이 실행된 후에 한번 실행된다.

always_comb 구문은 always @* 구문과 아래와 같은 차이점이 있다.
- always_comb 구문은 시간 0 에 자동으로 한번 실행되지만 always @* 구문은 감응 목록에 이벤트가 발생할 때까지 기다린다. 
- always_comb 구문은 function 안 내부 신호의 변화에도 감응하지만 always @* 구 문은 function 의 매개 변수의 변화에만 감응한다. 

참고 자료

Stuart Sutherland, Simon Davidmann, Peter Flake, "SystemVerilog for Design”, Springer.
Chris Spear, "SystemVerilog for Verification”, Springer.
International Standard IEEE1800, “Standard for SystemVerilog ? Unified Hardware Design, Specification, and Verification Language”, IEC.