[Flowrian2] SystemVerilog 문법 및 실습 (Clocking Blocks)

소개글

본 문서는 SystemVerilog 언어에서 사용하는 Clocking Blocks에 대해 설명하고 예제 코드를 제공한다.

각 코드는 시뮬레이션에 의해 검증되었고 문법과 같이 동작함을 증명하였다.

(주)시스템 센트로이드의 Flowrian2와 Mentor Graphics 사의 Questa 시뮬레이터를 이용하여 검증하였다.

목차

1. Clocking Blocks
2. Lab : Default Clocking Blocks
3. Lab : Clocking Skews

본문내용

11.1. Clocking Blocks
클럭킹 블록
클럭킹 블록(Clocking Block)은 클럭 신호와 동기화 되는 입출력 신호 및 타이밍을 정 의한다. 클럭킹 블록은 회로 구조나 기능과는 별도로 동기화 및 타이밍을 분리시키는 효과가 있다.

클럭킹 블록은 테스트벤치를 상위 수준에서 작성하는 것이 가능하도록 하는 사이클 기 반 설계방법론의 핵심 요소이다. 시간으로 표현되는 신호나 타이밍을 클럭과 트랜잭션 으로 표현할 수 있기 때문이다. 환경에 따라 테스트벤치는 하나 혹은 그 이상의 클럭킹 블록을 가질 수 있지만 각각의 클럭킹 블록은 하나의 클럭과 신호들로 이루어진다.

클럭킹 블록에서 클럭은 상승 에지(posedge)나 하강 에지(negedge) 로 표현된다. 다른 신호들은 모두 클럭 이벤트에 영향을 받는다. 키워드 input 과 inout 로 정의된 신호들 은 클럭 이벤트가 발생할 때 값을 읽는다(sampled).

참고 자료

Stuart Sutherland, Simon Davidmann, Peter Flake, "SystemVerilog for Design”, Springer.
Chris Spear, "SystemVerilog for Verification”, Springer.
International Standard IEEE1800, “Standard for SystemVerilog ? Unified Hardware Design, Specification, and Verification Language”, IEC.