[Flowrian2] SystemVerilog 문법 및 실습 (Hierarchy)

소개글

본 문서는 SystemVerilog 언어에서 사용하는 Hierarchy에 대해 설명하고 예제 코드를 제공한다.

각 코드는 시뮬레이션에 의해 검증되었고 문법과 같이 동작함을 증명하였다.

(주)시스템 센트로이드의 Flowrian2와 Mentor Graphics 사의 Questa 시뮬레이터를 이용하여 검증하였다.

목차

1. Hierarchy
2. Lab : Package Import
3. Lab : Hierarchy
4. Lab : Nested Module
5. Lab : Parameterized Module

본문내용

1. Hierarchy
패키지
패키지는 모듈이나 인터페이스나 프로그램들이 파라메터, 데이터, 타입, 태스크, 함수, 시퀀스, 특성 등을 서로 공유할 수 있도록 한다. 그러나 패키지는 프로세스 정의는 포 함할 수 없다.

패키지는 변수들과 같이 initial 이나 always_comb, always_latch, always_ff 블록이 시작 하기 전에 정의되어야 한다.

<중 략>

모듈이나 인터페이스나 프로그램에서 패키지에 정의된 내용을 사용하려면 키워드 import 를 사용하여 패키지 이름과 도입하려는 요소를 ‘::‘ 로 구분한다. 만약 모든 요소 들을 도입하려면 ‘*‘ 을 사용한다.

import ComplexPkg::Complex;
import ComplexPkg::add
; import ComplexPkg::*;

참고 자료

Stuart Sutherland, Simon Davidmann, Peter Flake, "SystemVerilog for Design”, Springer.
Chris Spear, "SystemVerilog for Verification”, Springer.
International Standard IEEE1800, “Standard for SystemVerilog ? Unified Hardware Design, Specification, and Verification Language”, IEC.