서울시립대학교 전자전기컴퓨터설계실험2 제12주 Project

목차

I. Background
II. Project Results
III. Discussion
IV. Conclusion
V. Reference

본문내용

 Digital Watch
A. 분주한 clock을 다른 module 혹은 always 구문에서 사용할 경우 delay가 발생함을 확인하였다. 이를 확실히 입증하기 위해선 combo에서 사용하는 oscillator의 output(hardware상으로 분주된 clock)과 software상으로 분주된 clock의 output을 두 개의 probe로 측정하여 oscillator에서 delay가 발생한다면 기존의 internal clock(system clock을 분주시킨 clock) 또한 delay가 존재한다는 뜻이며, software상으로 분주된 clock의 output에서 delay가 발생한다면 hardware의 clock을 input으로 받아 software로 처리하고 output을 내보내는 과정에서 delay가 생긴다고 판단할 수 있다. 이에 대한 실험은 진행할 수 없었으므로, 정확한 원인 규명은 생략한다.
B. 시간을 count up 하는 알고리즘을 internal clock인 1kHz로 수정하고 실험한 결과, 정상적으로 동작함을 확인하였다.

참고 자료

Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.