실험2 3주차 예비보고서 (테브닌의 정리, 최대 전력 전달) Pspice 포함 전기 회로 실험 및 설계

목차

1.테브닌의 정리
1-1. 테브닌 등가회로 Pspice(12-5)
1-2. 테브닌 등가회로 Pspice(12-6)

2-1. 최대전력전달 Pspice(예제

본문내용

테브닌의 정리는 전원이 포함된 회로망은 하나의 등가전압 및 직렬로 연결된 등가저항으로 바꾸는 것이다.
이렇게 만들어진 회로를 테브닌의 등가회로라 한다. [그림 12-5(a)]는 전원이 포함된 회로망이고, [그림 12-5(b)]는 테브닌의 등가회로다.
테브닌의 등가회로는 왼쪽의 회로망을 단자 a와 b를 기준으로 등가전압 Vth와 등가저항 Rth로 이루어진 오른쪽과 같이 단순한 회로로 바꾼 것이다.

<중략>

Spice 시뮬레이션을 돌렸을 때 회로 ab 양단에 걸리는 전압 Vab가 1.49 V인 것을 확인할수 있었다.
따라서, 이는 손계산에서 나온 테브닌 등가회로의 Eab = 1.49V와 같은 값이므로 손계산과 Spice시뮬레이션은 같게 나왔다고 볼 수 있다.

<중략>

[그림 12-6] 의 출력단자 측정만으로 테브닌 등가회로로 변경해 보았을 때 output파일의 결과 값을 보면 Vth = Eth = 6.0594인 것을 확인 할 수 있다.
위의 12-5의 결과 값처럼 12-6도 손 계산과 spice 시뮬레이션 값이 유사함을 알 수 있다.

참고 자료

없음