VHDL 디지털 시계 digital watch

목차

1. 실습목적

2. 이론

3. 실습내용 및 결과
(1) 1초 생성기
(2) 60진/12진 카운터
(3) MUX
(4) FND 디코더
(5) Digital Watch

4. 실습 소감

본문내용

1. 실습목적
디지털 타이머에 필요한 카운터들을 직접 만들어 보고, Component 구문을 활용하여 1초마다 시간이 흐르는 디지털 시계를 설계한다.

2. 이론
(1) 계층구조(Hierarchy Structure), Top Entity
계층구조란 전체 시스템의 설계를 하나의 디자인이 아닌 기능별로 구분된 최소 모듈(블록) 단위로 설계하고 이를 Top-Down 구조로 연결, 협엽/분업 설계(Bottom-Up)
예를 들어, 복잡한 설계는 팀 단위로 일을 한다. 그 중 팀을 관리하는 팀장(리더)가 팀원에게 설계하라고(협역) 지시하는 것과 비슷하다고 생각하면 된다.

Top Entity는 디자인이 여러 개가 존재할 때 제일 상위에 있는 것으로 나머지 디자인을 포함한다. Top Entity로 Schematic을 사용할지 VHDL을 사용할 지는 설계하는 사람(리더)이 결정한다.

Top Entity Schematic
장점: 심볼 형태->한눈에 알아보기 쉬움
즉, 전체적 구성을 알기 쉬움
단점: 복잡하고 Top Disign은 쿼터스 프로그램 밖에 못 쓴다.
VHDL
장점: 디자인이 바뀌어도 사용 가능하다
단점: 전체구조를 알아보기 힘들다.

참고 자료

없음