VHDL에 의한 논리 시스템 해석 및 설계

목차

1. 하드웨어 기술언어의 개요
2. 하드웨어 기술언어에 의한 논리소자의 표현
3. VHDL에 의한 논리회로 표현
4. VHDL에 의한 논리회로 시뮬레이션
5. VHDL에 의한 논리함수의 합성

본문내용

하드웨어 기술 언어 (HDL : Hardware Description Language)는 회로 설계용 언어를 말하는데, 하드웨어를 소프트웨어와 같이 프로그래밍하고, 컴퓨터의 도움을 받아 알기 쉽고 정확하게 회로를 설계하기 위한 것이다.
지금까지 회로 설계의 문제점은 직접 손으로 회로를 그리거나, CAD를 이용하여 회로도를 그릴때 회로가 커지게되면 도면의 수가 많아지게 되고, 어떤 신호가 어떤 동작을 하는지 알고 싶을때 도면 검색이 매우 복잡하게 된다. 하나의 IC에 수백만개의 트랜지스터가 집적되는데 세부적인 회로를 사람이 그려서 하는 것은 그만큼의 시간과 인력이 든다. 도면을 그리는 회사와 설계회사 사이에 같은 사양을 다른 방향으로 해석할 수 있다. 설계 언어가 가져야 할 특징으로는 다음이 있다. 형식적으로 정확하게 되어 있고, 해석시 사람에 따라 다르게 해석하지 않을 것. 컴퓨터를 이용하여 읽을 수 있고 simulation하여 동작을 확인 할 수 있을 것.
다. Logic system용 소프트 웨어를 사용하여 그 언어를 사용하여 표현된 것을 논리회로로 변환 할 수 있을 것. 그 언어로 표현된 것이 ‘예상되는 동작은 어떤것인가’ 하는 문서 기록으로 사용할 수 있을 것이다.

디지털회로 설계 방법은 다음과 같이 진화하였다.
1970년대 - 수작업. CAD (Computer Aided Design : 컴퓨터를 이용한 회로 설계) Layout Design : 수작업에서 SPICE 검증 단계로 발전. Size : 1,000 gate 이하
1980년대 - CAE (Computer Aided Engineering : CAD에 수치 계산을 첨가한 설계). Gate Level design : Schematic capture 와 Logic simulation을 이용. Size : 10,000-100,000 gate급
1990년대 - EDA (Electronic Design Automation : 전자회로 설계 자동화). HDL Design : HDL과 software를 이용하여 설계를 자동화함. Size : 100,000 gate 이상

참고 자료

없음