논리회로설계실험 반가산기전가산기설계 결과보고서

목차

1. 실험목표
2. 실험 결과
3. 고찰

본문내용

전가산기의 동작을 이해하고 진리표를 작성해 본다. 작성한 진리표를 바탕으로 최소화된 논리식을 사용하여 전가산기 회로를 동작적 모델링, 자료 흐름 모델링, 그리고 구조적 모델링 방식으로 코드를 작성해 본다. 또한 Schematic design을 이용하여 전가산기의 논리회로를 구성해 본다. 최종적으로 테스트 벤치 코드를 작성하여 시뮬레이션을 통해 전가산기 코드가 정상적으로 작동하는지 확인해 본다.

<중 략>

구조적 모델링 방식으로 작성할 경우 전가산기를 이루고 있는 하위 개체들의 정의가 우선적으로 필요하다. 설계할 전가산기는 Half Adder와 OR 게이트 및 개체간의 Signal로 이루어져 있으므로 각각의 개체를 Half_adder, ORG, t_s, t_c1, t_c2로 정의하였다. 각 개체의 입출력에 대해서 OR 게이트의 경우는 입력 I1, I2 와 출력 O 으로, Half Adder의 경우 입력 A, B 와 출력 Sum, Carry로 정의하였는데 이는 전가산기의 입출력과 혼동하지 않기 위함이다.

이후 선언한 개체 ORG와 Half_Adder는 각각 OR 게이트와 반가산기의 기능을 수행하도록 동작을 기술한다. 하위 개체의 동작 기술 방식은 모두 자료 흐름 모델링 방식을 사용하였다.

설계할 전가산기는 반가산기 2개와 OR 게이트로 이루어져 있으므로 각각의 이름을 HA1, HA2, ORG1로 설정하고 앞서 정의했던 개체를 동작에 맞추어 불러와준다. HA1, HA2의 입출력 포트 (A, B, Sum, Carry)와 ORG1의 입출력 포트 (I1, I2, O) 각각에 해당하는 변수를 순서에 맞추어 넣어준다. 이후 테스트 벤치 코드에서 입력 X, Y, C_in이 각각 시간 200ns, 100ns, 50ns마다 현재 상태의 보수값을 가지도록 설정하였다. 따라서 50ns마다 서로 다른 하나의 입력 상태를 표현할 수 있고 이것은 주기 400ns마다 반복된다. 또한 이번 실험에서는 전체 회로의 딜레이를 고려하지 않으므로 딜레이 설정과 관련된 코드는 삭제한다.

참고 자료

없음