ModelSim - Vending machine

목차

1. FSM 란?

2. 개요

3. 변수

4. 상태도
1) 동전 상태
2) Choice = 0, drink = 0, Input: coin / Output: change
3) Choice = 1, Input: coin / Output: drink, change

5. Verilog code

6. Test bench

7. 결과

본문내용

1. FSM란?
FSM은 지정된 수의 상태를 가지고 상태들 간의 천이에 의해 출력을 생성하는 회로를 총칭하며, 디지털 시스템의 제어회로 구성에 폭넓게 사용된다. FSM의 일반적인 구조는 밑의 그림과 같으며, 입력과 현재상태에 따라 다음상태를 결정하는 블록(nest state logic), 현재상태를 저장하는 순차회로 블록(state register), 그리고 입력과 현재상태에 따라 출력 값을 결정하는 블록(output logic) 등으로 구성된다.

2. 개요
한 학기 동안 디지털 시스템에 대해 배우면서 이론과 실습으로 Verilog 설계방법을 배우게 되었다. 이번 기말 프로젝트에서 처음에는 팀원 모두가 야구 팬이라서 야구 카운터 설계를 주제로 잡았다가, 생각보다 많은 상태 때문에 자판기 설계로 주제를 바꾸게 되었다. 평소 자주 사용하던 자판기의 원리를 궁금하던 차에 직접 구현해 보기로 하였다.

3. 변수
INPUT
clk 클락
nRESET 초기값을 s0=4’h0로 설정하기 위한 변수
choice 음료수를 선택(1)하거나 선택하지 않음(0)
coin 동전을 넣은 금액 -> 0원, 50원, 100원

OUTPUT
drink 자판기에서 음료수가 나온 경우(1)이거나 나오지 않은 경우(0)
change 음료수를 구매한 후 잔돈이 있거나(1) 없거나(0)

STATE
State 0원~400원 상태를 나타내는 4비트 변수
next_state 다음 상태를 나타내는 4비트 변수

4. 상태도
1)동전 입력
2) Choice = 0, drink = 0, Input: coin/ Output: change
3) Choice = 1, Input: coin/ Output: drink, change

5. Verilog code
`timescale 1ns/1ns

module VENDING_MACHINE(clk, nRESET, choice, coin, drink, change);

참고 자료

신경욱, 『VERILOG HDL of DIGITAL SYSTEM DESIGN』, 카오스북
Charles Roth, 『Verilog를 이용한 디지털 시스템 설계』, CENGAGE
백주기, 『Verilog HDL의 기초와 디지털 논리 회로 설계』, 성안당
신경욱, 『Verilog HDL of Digital System Design』, SciTech