[기초회로실험 보고서]D flip-flop 결과보고서

목차

1. 서론
2. 실험 결과
3. 검토 및 결론
4. 출처

본문내용

１-１. D flip-flop
D flip-flop(D-FF)은 하나의 입력 단자가 있고 클록 펄스가 인가되었을 때 입력 신호가 1이면 1로, 0이면 0으로 자리잡는 flip-flop이다. 일반적으로 입력 신호를 clock pulse의 시간 간격만큼 지연시켜 출력으로 내는 데 사용된다.

그림 3-15는 D-FF의 기호와 입/출력파형이다. 그림 3-15(b)에서 D의 입력이 1 또는 0의 상태에서 C에 Clock pulse가 입력되는 순간, 출력 Q는 반전된다. 그리고 이 상태에서 D의 입력이 변화하지 않는 한, C에서 다음 Clock이 입력되더라도 출력 Q는 다시 반전되지 않는다.

１-２. Positive-edge-triggered D flip-flop
출력 펄스 전송 동안 상태의 변화를 동기화하기 위하여 clock pulse의 rising edge에서 결과 전송을 발생시키는 형태의 플립플롭을 positive-edge-triggered flip-flop이라고 하는데......<중 략>

참고 자료

D Flip-Flop (첨단자동차전기전자, 2012.9.5, 도서출판 골든벨),
D flip-flop (IT용어사전, 한국정보통신기술협회)]
상승 에지 동작 플리플롭(컴퓨터인터넷IT용어대사전, 2011.1.20, 일진사)]