[반도체 공정 A+] ITRS2005 정리 및 번역 레포트

목차

1. 집적화에 따른 어려운 도전 과제.
2. DRAM
3. 비 휘발성 메모리(NVM)
4. 비 휘발성 메모리(NVM)의 잠재적인 해결 방법
5. 신뢰성(Reliability)
6. 신뢰성(Reliability) 도전 과제

본문내용

1. 32nm 세대의 MOSFET 스케일링
SCE를 적절하게 제어하고 적절한 문턱 전압을 설정하기 위해서는 채널 도핑을 바람직하지 않은 수준까지 증가시키는 것이 필요하다. 높은 채널 도핑은 전자와 정공의 이동도가 감소시키고 밴드에서 밴드로의 터널링 및 게이트에서 유발되는 드레인 누설로 인한 누설 전류를 증가시킨다. 고도로 스케일링 된 MOSFET은 채널에서 도펀트의 수가 적기 때문에 문턱 전압의 가변성을 증가시킨다. 또한 매우 얕은 소스와 드레인의 접합 깊이로 기생 저항을 감소시키는 것이 도전 과제이다.
이러한 평면형 벌크 MOSFET의 스케일링 도전 과제로, SOI MOSFET과 FinFET 등과 같은 다중 게이트 구조의 MOSFET의 첨단 디바이스가 구현될 것으로 예상된다. 이러한 디바이스는 약하게 도핑된 채널을 갖고, 문턱 전압은 금속 게이트의 일 함수에 의해 제어되므로 높은 채널 도핑과 도펀트 변화에 따른 문제점은 해결할 수 있지만 새로운 도전 과제가 생겨날 것이다. 하지만 평면형 벌크 MOSFET과 마찬가지로 초박형 body를 추가하여 기생 저항을 낮추는 것이 매우 어려울 것이다.
스케일링에 따른 평면 벌크 MOSFET과 첨단 MOSFET에서 공통적으로 나타날 것으로 예상되는 문제점은 게이트 길이의 비율에 따라 가장자리의 거칠기의 증가이다. 고성능 회로의 경우 칩의 복잡성이 증가하고 스케일링에 따른 트랜지스터의 누설 전류가 증가해서 전력 소비가 제어하기 어려워진다. 원하는 성능과 전력 손실을 모두 갖춘 칩을 설계하기 위해서는 회로 설계와 구조적인 혁신이 필요하다.

2. High-k 게이트 유전체와 Metal 게이트 전극의 구현
스케일링 목표와 게이트 누설 전류를 허용 가능한 한계까지 유지하기 위해서는 high-k의 게이트 유전체와 금속 게이트 전극을 구현하는 것이 필요하다. High-k 유전체는 채널 캐리어의 적절한 이동성 보장하는 것, 결함과 전하 트래핑 등의 불안정성을 줄이는 것과 같이 수 많은 문제가 존재한다.

참고 자료

없음