verilog 풀애더 멀티플렉서 보고서

목차

1. 실습 이론
① FULL ADDER
② FULL ADDER (4bit)
③ Multiplexer (2to1)
④ Multiplexer (4to1)

2. 실습 내용 : Verilog Code 및 주석
① FULL ADDER
② FULLADDER(4bit)
③ 2to1 MUX
④ 4to1 MUX (단순구현)
⑤ 4to1 MUX (모듈 이용)

3. 실습 결과 및 분석
① FULL ADDER
② FULLADDER(4bit)
③ 2to1 MUX
④ 4to1 MUX (단순구현)
⑤ 4to1 MUX (모듈이용)

4. 고찰

본문내용

1. 실습 이론
① FULL ADDER
가산기는 덧셈 연산을 수행하는 논리 회로이자 조합 회로이다. 전자계산기가 발명될 당시에는 진공관에 의해 구성되었고, 현재는 집적 회로로 설계된다. 전가산기는 이진수의 한 자릿수를 연산하고 CarryOut 포함하여 출력한다. 이 캐리를 상위 자리 Carryin에 연결함으로써 임의의 자리수의 이진수 덧셈이 가능해진다. 하나의 풀애더는 두개의 하프애더와 하나의 OR로 구성된다. 진리표와 회로도(게이트)는 다음과 같다. X가 Cin, C가 Cout을 나타낸다.
② FULL ADDER (4bit)
4개의 1bit 풀애더를 직렬로 연결해 Cout 을 상위 비트의 Cin에 넣어주면 임의의 비트 덧셈을 수행할 수 있다. 다만 정해진 비트수(풀애더의 개수) 를 넘어가면 논리적으로는 문제가 없으나 원하는 값이 나오지 않을 수 있다.
③ Multiplexer (2to1)
멀티플렉싱이란 다수의 정보 장치의 데이터를 소수의 채널을 통하여 선택적으로 전송하는 것을 의미한다. 멀티플렉서는 여러 개의 입력선 중에서 하나를 선택하여 출력선에 연결하는 조합논리회로이고 selection signal 에 따라 입력을 선택하여 하나의 출력을 내보낸다. 보통 2^n개의 입력선과 n개의 선택선으로 이루어져 있다. 데이터 선택기라고도 한다.
2*1 MUX인 Z=AS+BS’ 을 게이트로 구현한 것이다. 하지만 이렇게 하면 TR 낭비가 많기 때문에 transmission gate로 MUX를 구현한다.
④ Multiplexer (4to1)
2to1 MUX를 3개 이용하면 4to1MUX를 구현할 수 있다. 이처럼 2^nto1 MUX를 손쉽게 구현할 수 있다. 다만 2to1MUX의 개수가 2의 등비급수로 커지게 된다.

2. 실습 내용 : Verilog Code 및 주석
① FULL ADDER
`timescale 1ns / 1ps //시간단위 : 1ns 해상도 : 1ps
//시간단위 - #n일때 n뒤에 붙는 단위 , 해상도 - 딜레이를 줄 때 쪼갤 수 있는 단위

참고 자료

없음