[기초전자회로실험1] "Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증 (NAND2, NOR2, XOR2)" 예비보고서

소개글

기초전자회로실험1

Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증 (NAND2, NOR2, XOR2)

자료는 실제 실험을 바탕으로 작성되었으며, 보고서 평가 A+기초전자회로실험1 과목 A+받은 자료입니다.

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목차

1. 실험제목

2. 실험목적

3. 실험장비 및 부품

4. 관련이론
1) FPGA란?
2) Verilog HDL의 설계방식
3) Top-Down
4) Bottom-Up
5) 모듈(Module)
6) 인스턴스(Instance)
7) 포트(Port)
8) 테스트벤치(Test bench)

5. 실험방법 및 순서
1) NAND2 게이트
2) XOR2 게이트

6. Vivado 결과

7. 참고문헌

본문내용

1. 실험제목
Verilog HDL을 이용한 로직게이트 설계 및 FPGA를 통한 검증 (NAND2, NOR2, XOR2)

2. 실험목적
① Hardware Description Language(HDL)을 이해하고 그 사용방법을 익힌다.
② Field Programmable Gate Array(FPGA) board의 용도 및 기능을 파악하고 설계한 Digital IC를 검증하는 방법을 익힌다.

<중 략>

● 포트(Port)포트는 모듈과 모듈을 연결할 수 있는 인터페이스 이다.<키워드> [범위] <포트 이름> 의 형태로 선언하며, 그 종류에는 input, output, inout 이 있다.input은 입력포트이며, output은 출력 포트, inout은 양방향 포트이다.모든 포트는 wire로 선언된다. 단, output 포트의 경우 포트의 값 변경이 필요하다면 같은 이름으로 reg를 선언해야한다.포트를 연결할 때는 다음과 같은 규칙을 따른다.(1) 내부 입력 포트는 반드시 net 형, 외부 입력 포트는 reg 또는 net 변수와 연결될 수 있다.(2) 내부 출력 포트는 reg 또는 net 형, 외부 출력 포트는 반드시 net 변수와 연결되야 한다.(3) 내부 양방향성(입출력) 포트는 반드시 net 형, 외부 양방향성 포트는 반드시 net 변수와 연결되야 한다.(4) 같은 비트 수끼리 연결해야 한다.포트를 연결할 때는 c언어에서 함수에 인자 값 전달하듯이 인자 순서대로 연결할 수 있으며, 또는 순서에 상관없이 이름에 각각 할당할 수 있다

참고 자료

11주차 기초전자회로실험 강의자료
기초전자회로실험 FPGA 실습메뉴얼 1, 2
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