[기초전자회로실험1] "Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 통한 검증" 예비보고서

소개글

기초전자회로실험1

Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 통한 검증

자료는 실제 실험을 바탕으로 작성되었으며, 보고서 평가 A+기초전자회로실험1 과목 A+받은 자료입니다.

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목차

1. 실험제목
2. 실험목적
3. 실험장비 및 부품
4. 관련이론
5. 실험방법 및 순서
6. 참고문헌

본문내용

1. 실험제목
Verilog HDL을 이용한 Full Adder와 Half Adder의 설계 및 FPGA를 통한 검증

2. 실험목적
① Verilog 문법, initial과 always, 배열과 대한 개념 및 예시
② 1-bit Full Adder와 Half Adder의 심볼 및 동작을 이해하고, 이를 응용하여 4-bit Adder의 설계 방법을 익힌다.
③ 4-bit Adder를 Verilog HDL을 이용하여 설계하고, FPGA를 통하여 검증하는 방법을 익힌다

<중 략>

5. 실험방법 및 순서
● Half adder 게이트
① Vivado 실행 후 “Create New Project” 클릭하고 Nexys4 FPGA Board를 선택한 후 실행한다
② Make a Module 단계 – Add Sources에 들어가 Half adder 모듈을 생성한다
③ 생성된 Half adder 모듈의 알맞은 코드를 작성한다
④ Add Sources에 들어가 TestBench를 생성한다
⑤ 생성된 TestBench에 알맞은 코드를 작성한다

참고 자료

12주차 기초전자회로실험 강의자료
기초전자회로실험 FPGA 실습메뉴얼 2
Digital Design and computer Architercture (2nd)
PROJECT REBAS (http://www.rebas.kr/212)