[기초회로실험]D Flip-flop의 설계

소개글

Logic Lab Unit과 Electronic Logic Gate들을 이용하여 D Flip-flop를 설계하고 설계 후 디지털 회로의 결과를 알아보는 실험레포트입니다.

목차

1. 실험 목적
2. 실험 이론 및 원리
3. 실험 기구
4. 토의 사항
5. 실험 방법
6. 실험 결과

본문내용

1. 실험 목적
1.1. Logic Lab Unit과 Electronic Logic Gate들을 이용하여 D Flip-flop를 설계하고 설계 후 디지털 회로의 결과를 알아본다.

2. 실험 이론 및 원리
2.1. Flip-Flop
2개의 안정상태를 지니고, 트리거에 의해 한쪽 안정상태에서 다른 안정상태로 바뀌고, 다음 트리거에 의해 본래의 상태로 되돌아가는 것을 반복하는 회로를 말한다. 다시 말해 플립플롭 회로는 세트(set) ·리세트(reset:복귀)라는 2개의 입력단자와, 마찬가지로 세트 ·리세트라는 2개의 출력단자를 가지고 있다. 세트입력에 신호를 받으면 다음 순간부터 세트출력에서 신호를 내고, 리세트입력에 신호를 받으면 다음 순간부터 리세트출력에서 신호를 낸다. 전자를 세트상태, 후자를 리세트상태라고 한다. 이와 같이 플립플롭은 2개의 안정상태를 1 또는 0에 대응시켜 1비트를 기억할 수 있다. 실제 회로는 증폭회로를 2단고리처럼 연결한 형식이 기본이다. 플립플롭회로는 컴퓨터의 연산 ·제어회로에서 수를 저장하거나 정보의 흐름을 제어하기 위해 많이 사용된다.
filp-flop은 종종 clock과는 독립적으로 flip-flop을 어떤 초기 상태로 set하기 위해 부가적인 입력을 갖는데, preset와 clear 가능한 positive edge triggered D flip-flop은 clear와 preset 압력을 가지는 D flip-flop을 말한다.

참고 자료

없음