실험 19 선형 연산 증폭기 회로

목차

1. 목적
2. 이론
3. 시뮬레이션 결과 값

본문내용

1. 목적
연산 증폭기를 이용하면 포화되기 전까지 선형성을 유지하는 증폭기뿐만 아니라 가감산, 미적분, 지수 및 로그등과 같은 연산이 가능하다. 그리고 연산 증폭기를 정밀측정기에 사용하려면 CMRR, Slew Rate, Offset 전압 및 전류 등과 같은 속성을 알아야 하므로 이러한 기능들을 확인한다.

2. 이론
- 연산 증폭기의 입/출력 단자
• 반전 입력단자 : 입력신호와 출력신호가 반전 위상(180 위상 차)을 가짐
• 비반전 입력단자 : 입력신호와 출력신호가 동일 위상을 가짐
• 출력단자 : 출력신호가 나오는 단자
• 전원단자 : +전원과 ?전원이 인가되는 단자
• 오프셋 제거(Offset nulling)단자와 주파수 보상을 위한 단자

- 가상단락 : 두 입력단자 사이의 전압이 0에 가까워 두 단자가 단락(short)된 것처럼 보이지만, 두 단자의 전류가 0인 특성
- 가상접지 : 연산 증폭기의 비반전단자를 접지시키고 반전 단자에 부귀환을 걸면, 연산 증폭기 입력단자 사이의 가상단락 현상에 의해 반전단자가 접지된 것처럼 보이는 특성

참고 자료

없음