3주차 결과보고서 저항의 합성 및 KCL/KVL 법칙

소개글

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목차

1. 실험과정 및 실험결과
1.1 저항의 합성
1.2 전압/전류 분배법칙
1.3 KVL/KCL 법칙

2. 실험결과 분석
2.1 저항의 합성
2.2 전압/전류 분배법칙
2.3 KVL/KCL 법칙

3. 실험 결론

본문내용

2. 실험결과 분석

4.1 저항의 합성
그림과 같이 저항 두 개를 DC power supply를 이용한 입력전압에 대하여 직렬로 연결한다. 처음 실험에서는 저항의 직렬연결에 대한 저항의 합성을 확인하고 두 번째 실험에서는 저항의 병렬연결에 대한 저항의 합성을 확인하여 저항이 어떻게 연결되어 있는지에 따라 저항을 합성하는 방법을 알아본다. 측정값은..

<중 략>

직렬저항의 합성에서와 같은 오차의 경향을 보여준다. 다만 직렬저항의 연결과 다른 점이 있다면 각 저항에 흐르는 전류의 크기가 크다. 그 이유는 병렬로 연결하게 되면 같은 저항을 사용했을 때의 직렬저항의 연결보다 합성저항의 크기가 작아지기 때문에 흐르는 전류의 크기가 그만큼 상승하게 되는 것이다. 입력전압에 대한 오차의 원인은 Digital Multi-meter의 내부저항으로 인한 측정오차정도의 범위라고 판단된다. 저항에 흐르는 전류의 오차는 저항의 공정상의 오차와 Multi-meter의 내부저항에 의한 오차 그리고 입력전압의 오차가 포함되어 나타나는 결과라고 판단된다.

<중 략>

3. 실험 결론
첫 번째 실험은 직렬 및 병렬 저항회로를 구성하여 각 연결에서의 저항의 합성에 대하여 확인하는 실험이었다. 직렬회로에서의 저항의 합성은 각 저항의 합이 합성 저항의 크기와 같음을 알 수 있었다.

참고 자료

없음