연세대학교 전기전자공학부 20-1학기 기초디지털실험 추가 실험 보고서
- 최초 등록일
- 2020.08.18
- 최종 저작일
- 2020.06
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소개글
최종 성적 A+이고, 이 보고서 성적은 97/100입니다. 감점 원인은 파일 맨 뒤에 적어 두었습니다.
20-1학기에는 비대면 수업으로 인해 보드를 통한 결과 확인 없이 예비 보고서만 작성하다가 학기말에 PYNQ 보드를 수령하여 일부 실험에 대해서만 실험 결과를 확인하고 결과 보고서를 제출하였습니다. PYNQ 보드를 통해 확인한 실험은 week 2, week 7, week 9에 대한 실험입니다. 보고서에는 week 2와 week 9 실험에서 쓰인 Verilog 코드와 주석이 포함되어 있습니다.
목차
1. A1
2. B1
3. B2
4. B3
4.1. Design & Implementation
4.2. Results
본문내용
In modules start_finish and accelerator, the ports are declared with AHB protocol. AHB protocol has the same signal states when it reads or writes data. The 32-bit address signal haddr means the address where data is read or written. The 4-bit protection signal hprot shows additional informations about a bus access. Each bit of hprot means the certain state. The 1-bit signal hready_in means that the previous transfer is done, that is, the module is ready to read or write. The 3-bit size signal hsize represents the size of data which is read or written. The signal htrans shows the transfer type. The 32-bit written data signal hwdata is the 32-bit data to be written. The signal hwrite indicates if the current state is write mode or read mode. If it is 1, the master is in write mode and it is in read mode, otherwise.
When the master of AHB tries to read data, the signal hready_in becomes 1 and the signal hwrite becomes 0 (read mode).
참고 자료
the class material of Introductory Digital Labs
ARM Limited, AMBA 3 AHB-Lite Protocol Specification, 2006
