ROM&RAM 설계

소개글

"ROM&RAM 설계"에 대한 내용입니다.

목차

1. Signal 과 Variable
1) 객체의 종류
2) Signal 과 Variable의 차이점

2. Shift Register 설계
1) Shift Register
2) Signal을 이용한 설계
3) Variable를 이용한 설계

3. 새로운 변수 타입 지정(TYPE)-배열
1) 이론적 배경

4. ROM 설계
1) 이론적 배경
2) VHDL를 이용한 코드
3) 출력 결과

5. RAM 설계
1) 이론적 배경
2) VHDL를 이용한 코드
3) 출력 결과

6. 고찰

본문내용

1) 객체의 종류
VHDL에서 값을 가지고 할당할 수 있는 것을 객체(object)라고 부르며, 객체의 종류는 signal, variable, constant로 나눌 수 있다. signal은 VHDL 합성 시에 선으로 구현 가능한 전역 변수이고, variable은 연산의 단계에서 이용되는 지역 변수이다. constant는 상수를 나타낸다. 특히, 본 설계에서 사용하게 될 signal과 variable은 사용에 있어 구문이나, 특징에 있어 차
이를 보이기 때문에 설계의 목적에 맞게 유의해서 사용해야 한다.

2) Signal과 Variable의 차이점
Signal은 변수의 유효 범위가 전역적으로서 코드 전체에서 사용가능하고 모든 조건을 검사한 뒤 process, function, procedure문을 빠져나와 값이 할당된다. Variable은 내부 변수로서 process문 또는 부 프로그램(function, procedure) 내에서 즉각적으로 할당되게 된다. 따라서 두가지는 변수 선언 위치가 달라지는데 Signal은 architecture 와 begin의 사이에 선언되고, Variable은 process와 begin 사이에 선언 된다.

VHDL 구문에서 Signal은 선으로 연결되기 때문에 대입기호를 ‘<=’를 사용하고, entity에서 port로 지정한 입출력과 동일한 방식으로 사용된다. 값은 process문 내에 조건문 if 를 순차적으로 검사한 뒤 end process가 되면 할당되기 떄문에 클럭의 동기가 중요한 설계에서는 느리게 반응할 수 있다.

Variable은 대입기호로 ‘:=’를 사용하고 Signal과 달리 process문 내부에 선언되기 때문에 밖에서 값을 할당하고 가져다 쓸 수 없다. 값은 입력 din에서 한클럭에 따라 바로 출력 dout으로 할당되기 때문에 즉각적이고 빠르게 반응한다.

참고 자료

없음