디지털 시스템 설계 및 실습 디멀티플렉서 설계 verilog
- 최초 등록일
- 2020.11.02
- 최종 저작일
- 2020.10
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소개글
"디지털 시스템 설계 및 실습 디멀티플렉서 설계 verilog"에 대한 내용입니다.
목차
1. 실습 목적
2. 디멀티플렉서의 진리표
3. 디멀티플렉서의 블록도
4. 디멀티플렉서의 Verilog 코드
1) DMux.v : case 문 사용
2) DMux.v : if 문 사용
3) tb_DMux.v
5. 실습 결과 화면
본문내용
1. 실습 목적
디멀티플렉서는 하나의 입력을 여러 개의 출력 중 하나로 전송한다. 4*1 디멀티플렉서는 하나의 입력을 4개의 출력 중 하나로 전송하며, 선택된 출력에 입력을 전송할 때 나머지 출력은 그 전에 할당받은 값을 유지한다. 이것은 Verilog나 BHDL이 합성되는 과정에서 그 전의 값을 유지하기 위해 래치를 포함시키기 때문이다. 따라서 이번 실습에서는 디멀티플렉서의 동작을 이해하고, Verilog 또한 VHDL이 회로로 합성되는 과정을 이해한다.
<중 략>
4. 디멀티플렉서의 Verilog 코드
1) DMux.v : case 문 사용
module DMux(i, S, y0, y1, y2, y3);
input i;
input [1:0] S;
output reg y0;
output reg y1;
output reg y2;
output reg y3;
always @(i or S)
begin
case(S)
2'b00 : begin
y0 = i;
y1 = 1'bz;
y2 = 1'bz;
y3 = 1'bz;
end
2'b01 : begin
y0 = 1'bz;
y1 = i;
y2 = 1'bz;
y3 = 1'bz;
end
2'b10 : begin
y0 = 1'bz;
y1 = 1'bz;
y2 = i;
y3 = 1'bz;
end
2'b11 : begin
y0 = 1'bz;
y1 = 1'bz;
y2 = 1'bz;
y3 = i;
end
참고 자료
없음