[전자전기컴퓨터설계실험2] A+ 서울시립대학교 전전설2 6주차 예비+결과(코드포함) Sequential_Logic_Design_I Flip-Flop, Register and SIPO

목차

1. 07_post.docx
2. 07_pre.docx

본문내용

Abstract Flip-Flop을 사용하여 clock divider를 설계한다. 1/2, 1/4, 1/5 divider를 설계하고, Master Slave 1bit JK Flip Flop를 설계할 수 있다.
Index Terms D Flip-Flop, Clock Divider, Master slave 1bit JK Flip Flop, cascade

I. INTRODUCTION
본 실험은 D Flip Flop을 활용한 1/2 Clock Divider, 1/4 Clock Divider, 1/5 Clock Divider, Master-Slave JK Flip Flop의 설계 및 시뮬레이션 검증을 할 예정이다.

II. Clock Divider & Master Slave 1bit JK Flip Flop 설계 및 시뮬레이션
A. 1/2 Clock Divider
- 1/2 Clock Divider의 설계 code는 Fig.1 및 Fig.2과 같다. Fig.1에서 D Flip Flop을 구현하고, Fig.2에서 이를 instancing하여 1/2 Clock Divider를 구현하였다. 이를 바탕으로 Simulation을 한 결과, Fig.3과 같은 출력을 얻었다. 입력인 Clock은 1MHz의 주파수를 보이고, 출력인 Qa는 입력 주파수의 1/2인 500kHz의 출력을 보였다.

B. 1/4 Clock Divider
- 1/2 Clock Divider는 Fig.1의 D Flip Flop 2개를 Instancing해서 구현하였다. Fig.4과 같이 Instancing한 두 개의 D Flip Flop을 연결하면, DFF2의 출력인 Qb에서 입력 주파수의 1/4 수준인 주파수를 얻을 수 있었다.

참고 자료

“Use Flip-flops to Build a Clock Divider”, DIGILENT, https://reference.digilentinc.com/learn/programmable-logic/tutorials/use-flip-flops-to-build-a-clock-divider/start
“Clock divide by 3”, Youtube, 2017.2.19, https://www.youtube.com/watch?v=UhCdB7nNWho
“7주차_교안”, 서울시립대학교

압축파일 내 파일목록

07_post.docx
07_pre.docx