인하대 컴퓨터구조론 과제3 mips multicycle verilog

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목차

⑴ Vivado를 이용하여 MIPS의 Multicycle 모델이 어떻게 수행되는지 분석
1. ALU.V
2. ALUControl.v
3. Controller.v
4. DataMemory.v
5. RegFile.v

⑵ TestBench

⑶고찰

본문내용

3. Controller.v

Controller 모듈에서는 State의 단계와 그 State에서의 제어신호 동작을 결정한다.
i)State 0에서 instruction fetch 동작이 수행된다. 제어신호 ALUSrcA=0 • ALUSrcB=01 • ALUOp=00에 의해 PC+4가 수행 되고, PCWrite=1 • PCSource=00 에 의해 PC+4가 새로운 PC 주소로 쓰여진다. 그리고 MEMRead=1 • IorD=0 • IRWrite=1 에 의해 memory를 읽고 그 값이 IR에 쓰여진다.
ii)State 1에서 instruction decode와 register fetch가 이루어진다. ALUSrcA=0 • ALUSrcB=11 • ALUOp=00 에 의해 ALU가 brach target address를 계산하고 이를 ALUOut에 저장한다. 또한, rs register의 데이터를 읽어 A register에 저장, rt register의 데이터를 읽어 B register에 저장한다. 그리고 State 1에서 Opcode의 값에 따른 명령어의 다음 State가 결정된다.
R-type instruction: 명령어의 OPcode=0인 경우 실행된다. State 0->1->6->7의 단계로 진행된다.
LW: 명령어의 OPcode=35인 경우 실행된다. State 0->1->2->3->4의 단계로 진행된다.
SW: 명령어의 OPcode=43인 경우 실행된다. State 0->1->2->5의 단계로 진행된다.
BEQ : 명령어의 OPcode=4인 경우 실행된다. State 0->1->8의 단계로 진행된다.
J : 명령어의 OPcode=2인 경우 실행된다. State 0->1->9의 단계로 진행된다.

참고 자료

없음