선형 연산 증폭기 회로 결과보고서

목차

Ⅰ. 실험 결과
Ⅱ. 결과 분석 및 고찰
Ⅲ. 참고 문헌

본문내용

Ⅰ. 실험 결과
1. 반전 증폭기
a. 그림 29-5의 증폭기 회로에 대한 전압이득을 계산하라.

pspice로 구현한 회로
<그림 29-5>
 = 20.139kΩ
 = 99.082kΩ
(계산값) = -4.919 V/V

b. 그림 29-5의 회로를 구성하라(그림 29-5에 저항값을 측정하여 기록하라.). 입력 에 실효전압 1V(  ㎑)를 인가하라. DMM을 사용하여 출력전압을 측정한 다음 기록하라. 구현한 회로는 다음과 같다.

<중 략>

Ⅱ. 결과분석 및 고찰
각 실험에 대해 결과를 보면, 반전 증폭기 실험에서 식  에 의해서 이론적 이득값이 약 -5V/V 로 예상되었었는데 실험결과 예상대로 출력이 약 5배 되고 위상이 반대가 되어 나타났다. Ri를 20k에서 100k로 바꿨을 때는 이론적 이득 값이 약 -1V/V 이었는데 예상했던 대로 실험 결과 거의 동일한 크기에 반대위상의 결과가 나왔다.
비반전 증폭기 실험에서는 식  에 의해서 이론적 이득 값이 약 6V/V 로 예상되었는데 실험결과 예상과 다르게 오차가 발생하여 출력이 약 3배 되고 같은 위상의 결과가 나왔다. Ri를 20k에서 100k로 바꿨을 때는 이론적 이득 값이 약 2V/V 이었는데 예상했던 대로 실험 결과 출력이 약 2배가 되고 같은 위상의 결과가 나왔다. 단위 이득 플로어 실험에서 이론에 따라 단위이득인 약 1V/V 가 예상됐는데 오차 없이 정확히 입력과 출력이 같은 값이 나타났다.
가산 증폭기 실험에서는 사용한 회로에 따라 식   가 세워 지는데 이 식에 의해 이론적 이득 값이 약 -6V/V 로 예상됐다. 실험 결과 예상대로 출력이 약 6배 되고 반대 위상의 결과가 나왔다. R2를 100k로 바꿨을 때는 이론적 이득 값이 약 -2V/V 이었는데 예상했던 대로 실험 결과 출력이 약 2배가 되고 반대 위상이 나타났다.

참고 자료

Robert L. Boylestad 외 2저,『전자회로실험 제 10판』,ITC(2011)