Verilog HDL을 이용한 로직게이트설계 및 FPGA를 통한 검증 예비레포트 NAND2,NOR2.X

목차

1. 실험 제목
2. 실험 목적
3. 실험 장비
4. 관련 이론
5. simulation

본문내용

1. 실험 제목 [Verilog HDL을 이용한 로직게이트설계 및 FPGA를 통한 검증]

2. 실험 목적
-Hardware Description Language(HDL)을 이해하고 그 사용방법을 익힌다.
-Field Programmable Gate Array(FPGA) board의 용도 및 기능을 파악하고 설계한 Digital IC를 검증하는 방법을 익힌다.
-1-bitFullAdder와 Half Adder의 심볼 및 동작을 이해하고, 이를 응용하여 4-bit Adder의 설계 방법을 익힌다.
-4-bit Adder를 Verilog HDL을 이용하여 설계하고, FPGA를 통하여 검증하는 방법을 익힌다.

3. 실험 장비
-digilent nexys4 FPGA board
-development environment (Altera, Xilinx)
-Vivado Design Suite 2014.4
-Digilent adept system_v2.16.4

참고 자료

https://www.allaboutcircuits.com/technical-articles/what-is-a-hardware-description-language-hdl/
https://cms3.koreatech.ac.kr/sites/yjjang/down/dsys11/M01_VerilogHDL01.pdf