중앙대 아날로그 및 디지털 회로 설계 실습 3학년 2학기 위상 제어 루프 Phase Locking Loop PLL 과제 9주차

목차

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본문내용

1.

1) 위와 같은 두 펄스가 XOR logic Phase Detector에 입력되었을 때의 출력을 그리시오. (두 펄스 모두 High: 5V, Low: 0V 전압 레벨을 갖는다.)

엑셀을 이용하여 출력파형을 그렸다.

2) ①번 펄스가 Loop Filter에 입력되었을 때 출력 전압을 구하시오.

위 그림은 손으로 그린 그림이다.

보다 더 정확히 하기 위해 피스파이스로 회로를 구성해서 시뮬레이션을 돌렸다.

커패시터의 용량이 충전되는 양보다 크다면 위 그래프들에서처럼 펄스파를 다 따라가지 못하고, 충/방전을 계속해서 톱니모양의 출력이 나오게 된다.

참고 자료

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