아주대학교 전자회로2 / 전회2 / 설계과제 3
- 최초 등록일
- 2021.08.18
- 최종 저작일
- 2021.06
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소개글
"아주대학교 전자회로2 / 전회2 / 설계과제 3"에 대한 내용입니다.
목차
1. Design
2. Verification with SPICE
1) Plot schematics and DC biasing point. Check every transistors are in saturation region. Check power consumption.
2) Apply 1k, 10k, 100k, 1M, 10M, 100MHz sine wave to Vin and obtain small signal gain using transient simulation. Compare the results with hand-calculated results in 1
3) Plot frequency response of the gain (Vout/Vin) with a frequency range of 1Hz to 1THz (AC simulation). Compare the result in 2)
4) Explain the result in 3).
본문내용
1. Design
Design differential amplifier with following conditions
- A voltage gain (Vout/Vin) is around 10 V/V
- Power consumption is less than 400uW
- Vin,DC =0.6V, Vout,DC=0.9V
(Determine W/L of transistors, & RD)
본 과제의 설계에서는 Frequency Response (주파수 응답) 확인을 골자로 한다. Coupling Capacitor를 이용하여 Common Source (공통 소스) Stage와 Source Follower (소스 폴로어)를 연결하여 회로를 구성하고, 후자의 경우, Idael Tail Current로 Biasing한다. 본격적인 설계에 앞서 Coupling Capacitor를 왜 사용하고, 또 어떤 역할을 하는지 명확히할 필요가 있다. 결합, Coupling이라고 불리는 이 커패시터 (C_i)는 관심 있는 신호 ( 고주파 )는 통과시키고, V_in의 직류 성분은 차단시킨다. 다시 말하자면, C_i는 소스 폴로어의 바이어스 조건을 앞 단의 공통 소스단과는 무관하게 해준다. 서로 독립된 바이어스를 가짐에 따라 공통 소스단은 설계자의 마음대로 바이어스를 설정할 수 있게 된다. 예를 들어 공통 소스단의 드레인 전압을 낮게 극한까지 낮춰서 전압이득을 최대화 하는 것도 가능하다는 것이다. 본론으로 돌아와서 본 설계자는 이러한 성질에 입각하여 회로를 구성했다. 현재 주어진 조건은 전압 이득이 약 10V/V일 것, 전력 소모가 400uW 이하일 것, 입력과 출력의 Bias (DC-Value)가 각각 0.6V, 0.9V일 것이다. 이 회로의 설계에는 주파수 응답을 고려하지 않으면 안 된다.
참고 자료
없음
