디시설, 디지털시스템설계 실습과제 4주차 인하대

소개글

"디시설, 디지털시스템설계 실습과제 4주차 인하대"에 대한 내용입니다.

목차

1. 4 to 1 MUX
2. 8 to 1 MUX
3. 4bit fulladder
4. 4bit 2’s complement fulladder
5. 고찰

본문내용

4 to 1 MUX 부터 살펴보자. 우선 문제에 주어진 진리표대로 코드를 작성했다. 3항 연산자를 사용해서 우선 참 거짓(1 or 0)으로 s1이 0,1 인지 판단한다. s1이 1인경우 s0의 3항 연산자로 참인 경우(1,1) i4, 거짓인 경우(1,0) i3을 출력한다. S1이 0인경우 마찬가지로 s0 3항연산자를 진행하면 된다. Waveform을 살펴보면 각 s1, s0의 경우마다 i3 ~ i0이 정확하게 선택되는 것을 볼 수 있다.
8 to 1 MUX도 마찬가지로 3항 연산자를 사용해서 코드를 작성했다. 4선택 MUX와 기본논리는 동일하다. 단지 선택항목인 s2가 하나 더 늘어나 경우의 수가 많아진 것 뿐이다. 따라서 s2의 참 거짓으로 s1연산으로 진입하고 다시 s1의 참 거짓으로 s0 3항 연산으로 진입한다. Waveform을 살펴보면 각 s2, s1, s0의 경우마다 i7 ~ i0이 정확하게 선택되는 것을 볼 수 있다.
4bit fulladder는 1bit fulladder의 입력신호의 크기를 4비트로 늘린 것이다. 이후 assign 문으로 가산연산의 부울 대수식을 표현해주었다. 게이트 레벨에서 코드를 작성하는 structural modeling에 비해 코드가 매우 간단해졌다. Waveform을 확인해보면 가산연산이 잘 진행되는 것을 볼 수 있다.
2’s complement fulladder의 경우도 마찬가지로 가산연산식을 부울 대수식으로 나타내 assign 문으로 작성했다. 2’s complement fulladder는 일반적인 4bit fulladder와는 조금 차이가 있다.
우선 c_in이 0인경우 덧셈연산을 진행하도록 했고, c_in이 1인경우 y의 값과 c_in(1)을 xor 연산을 진행시키고 c_in(1)을 더해서 y의 보수를 취해 뺄셈연산이 진행되도록 했다.

참고 자료

없음