서울시립대 전전설2 Lab-03 결과리포트 (2020 최신)

목차

1. 실험목적
2. 배경이론 및 사전조사
3. 실험내용
4. 실험결과분석
5. 토의
6. 결론
7. 참고문헌

본문내용

1. 실험목적
Verilog HDL의 기본 사용법을 익히고 비트 단위 연산자, gate primitive, behavioral modeling 등 논리회로를 설계하는 다양한 방법론을 학습한다. 또한 시뮬레이션을 위한 테스트 벤치 작성방법을 익힌다.

2. 배경이론 및 사전조사
HDL 기반 설계 방식은 크게 두 가지가 있다. 하나는 미국방성이 주도로 개발한 VHDL이고 다른 하나는 반도체 업계 주도로 개발된 Verilog HDL(Verilog)이다. 우리는 상대적으로 더 유연한 문법을 가진 Verilog로 설계할 예정이다. 그렇다면 이런 HDL 기반 설계가 가진 장점은 무엇이 있을까.
먼저 설계 시간을 단축시킬 수 있다. 초기 설계과정에서 오류 수정이 용이하고 합성에 의한 회로 생성 및 설계 변경 역시 쉽다. 또한 상위 수준의 설계가 가능하고 다양한 설계기법 검색에 의해 최적화에 도달할 수 있다. HDL의 중요한 특징 중 하나로 특정 ASIC 업체의 설계기술과 무관한 설계가 가능하다는 점이 있다. 이 외에도 설계 비용을 낮출 수 있고 표준 HDL은 IEEE 표준이기에 전세계적인 설계정보 교환도 가능하다.

Verilog 모듈의 형식은 아래와 같다.
module은 module로 시작해서 endmodule 명령어로 끝난다. 명령어 및 선언은 항상 세미콜론을 붙이지만 endmodule에는 세미콜론을 붙이지 않는다. port_list 부분에는 입출력 port를 나열해주면 되고 선언부에는 모듈에서 사용할 변수들을 선언하면 된다. 하위 모듈을 호출할 때는 always, initial 등 다양한 문법을 사용한다.
베릴로그에도 자료형이 존재한다. 먼저 wire 자료형이 있는데 이는 하드웨어 요소 사이 물리적 연결을 나타낸다. assign 문으로 연결을 표현하고 값을 저장하지 않는 특징이 있다.

참고 자료

Verilog-HDL 문법 (교안 폴더 내 파일)
서울시립대학교 에듀클래스 ‘전자전기컴퓨터설계실험2 (03)’ 강상혁교수님 강의 교안
M. Morris Mano, Michael D. Ciletti, 『Digital Design』, Pearson, 2013