Op-Amp 기본회로

목차

1. 반전 증폭기 실험
2. 비반전 증폭기 실험
3. 반전 가산기 실험
4. 클리핑 증폭기 실험

본문내용

=10kΩ, =100kΩ의 저항을 사용하여 반전 증폭기 회로를 구성하였다면 식에 따라 이득은 –10이 되어 에 5V를 인가하였을 때 에 –50V가 출력되어야 하지만, 실험결과는 –12.9V가 출력되어 이득은 약 –2.5에 불과했다. 이러한 결과가 나온 이유는 를 15V, -15V로 주었기 때문이다. Op-Amp의 출력이 공급전압을 넘을 수 없기 때문에 –15V보다 낮을 출력을 낼 수 없다. 에 걸리는 측정한 전압이 15V가 넘는 것은 +전압을 가진 노드와 –전압을 가진 op-amp 출력 노드 사이 양단 전압이기 때문에 15V가 넘는 것이다.
위의 회로에 를 입력했을 때 부하저항 에 걸리는 전압파형을 측정한 결과는 위의 그림과 같았다. 실험 결과를 보아 위의 반전증폭기의 출력파형은 진폭이 약 10.2V이고 주파수는 입력신호와 같으며 위상은 반대인 것을 보아 입력을 반전시켜 증폭시키는 반전 증폭기의 특성을 확인할 수 있었다.
=10kΩ, =100kΩ의 저항을 사용하여 비반전 증폭기 회로를 구성하였다면 식에 따라 이득은 11이 되어 에 5V를 인가하였을 때 에 55V가 출력되어야 하지만, 실험결과는 14.2V가 출력되어 이득은 약 2.84에 불과했다. 이러한 결과가 나온 이유는 반전 증폭기 회로에서와 마찬가지로 를 15V, -15V로 주었기 때문에 Op-Amp의 출력이 15V보다 높을 출력을 낼 수 없기 때문이다.
위의 회로에 를 입력했을 때 부하저항 에 걸리는 전압파형을 측정한 결과는 위의 그림과 같았다. 실험 결과를 보아 위의 비반전증폭기의 출력파형은 진폭이 약 11.4V이고 주파수는 입력신호와 같고 위상도 같은 것을 보아 입력을 반전시키지 않고 증폭시키는 비반전 증폭기의 특성을 확인할 수 있었다.
두 입력의 평균값을 출력하는 반전 가산기 회로를 구현하기 위해서 의 식에 따라서 =2의 식에 맞추어 =10kΩ, =10kΩ, =5kΩ 의 저항을 사용

참고 자료

없음